基于OpenRISC1200的SoC系統(tǒng)搭建及LDPC整合驗(yàn)證.pdf

1、隨著4G通訊的普及，以及5G高速率大容量信息的交互時(shí)代的到來，對移動通信設(shè)備，如智能手機(jī)、平板電腦、可穿戴設(shè)備的信息傳輸準(zhǔn)確性與可靠性提出了更高的要求。信道糾錯碼作為現(xiàn)代數(shù)字通信技術(shù)的核心，最大限度的保證了信息傳輸?shù)目煽啃?。低密度校?yàn)（LDPC）碼作為一種優(yōu)秀的信道編碼可以滿足低誤碼率的需求。作為移動設(shè)備的最大優(yōu)勢就是其便攜性，這就要求設(shè)備不僅具有較快的計(jì)算速度同時(shí)還要有較小的體積。SoC技術(shù)可以有效的縮小傳統(tǒng)ASIC電路的體積。隨著集

2、成電路技術(shù)的發(fā)展以及 SoC技術(shù)的完善，以前需要多個(gè)芯片來實(shí)現(xiàn)的功能現(xiàn)在可以由一個(gè)SoC系統(tǒng)實(shí)現(xiàn)。SoC是以嵌入式操作系統(tǒng)為軟件核心，以IP核復(fù)用技術(shù)為硬件核心，將整個(gè)系統(tǒng)集成在一塊芯片上，實(shí)現(xiàn)一個(gè)完整的電路。
　　本文提出了一個(gè) SoC系統(tǒng)的構(gòu)架和實(shí)現(xiàn)方案，選取免費(fèi)的開源處理器OpenRISC1200處理器作為核心，總線標(biāo)準(zhǔn)采取Wishbone總線結(jié)構(gòu)，其他組成部件包括定時(shí)器、存儲器RAM、指令和數(shù)據(jù)緩存以及仲裁器等，并且對設(shè)計(jì)

3、的SoC進(jìn)行了實(shí)現(xiàn)以及功能的驗(yàn)證。
　　其次，用SystemVerilog搭建了層次化的驗(yàn)證平臺，同時(shí)在驗(yàn)證平臺當(dāng)中增加了由MATLAB編寫的LDPC譯碼器黃金參考模型，采取了隨機(jī)測試與定向測試相結(jié)合的方案，測試了480個(gè)測試用例使定義的功能覆蓋率達(dá)到了100％，從而驗(yàn)證了設(shè)計(jì)團(tuán)隊(duì)設(shè)計(jì)的LDPC譯碼器IP核。為LDPC譯碼器IP核設(shè)計(jì)了符合Wishbone總線規(guī)范的接口，并將其作為獨(dú)立IP核添加到SoC系統(tǒng)中。
　　然后，對

4、添加了 LDPC譯碼器 IP核的SoC系統(tǒng)進(jìn)行了驗(yàn)證。為了方便后續(xù)FPGA下載測試，驗(yàn)證過程中添加了波特率為9600的UART串口IP單元，通過串口讀出LDPC譯碼結(jié)果。編寫Perl腳本，對比讀出結(jié)果與預(yù)期結(jié)果，結(jié)果顯示每次讀出的4608個(gè)LDPC譯碼數(shù)據(jù)與預(yù)期值完全相同。
　　最后提出了FPGA快速驗(yàn)證流程，并且成功將整個(gè)SoC系統(tǒng)在型號為Altera Stratix II EP2S60F1020C3的FPGA上進(jìn)行了移植。實(shí)際

5、綜合頻率達(dá)到115MHZ，使用Combinational ALUTs為7594，Logic registers為3951,占用Block memory393/424(92.7%)。存儲器占用達(dá)到92.7%是因?yàn)長DPC譯碼器需要大量的存儲單元進(jìn)行迭代計(jì)算。通過軟件和硬件的驗(yàn)證，表明了將LDPC譯碼器作為獨(dú)立IP應(yīng)用到SoC系統(tǒng)中的方案切實(shí)可行有效。
　　本論文主要貢獻(xiàn)是提出了一個(gè)將信道編解碼模塊LDPC譯碼器作為獨(dú)立IP應(yīng)用到一個(gè)