第5章門電路和組合邏輯電路完整版-1

1、（2-1）,第5章 門電路和組合邏輯電路,§5.1 概述,§5.2 半導(dǎo)體二極管和三級管的開關(guān)作用,§5.3 基本邏輯門電路,§5.4 組合邏輯電路的分析與設(shè)計,§5.5 常用的組合邏輯電路,§5.6 組合邏輯電路中的競爭-冒險現(xiàn)象,（2-2）,§ 5.1 概述,用以實現(xiàn)基本邏輯運(yùn)算或復(fù)合邏輯運(yùn)算的單元電路，稱為門電路。常用的門電路有：與門、或門、非門

2、、與非門、或非門、與或非門、異或門、同或門等等。,（2-3）,在電子電路中，用高、低電平分別表示邏輯1和0兩種邏輯狀態(tài)。正邏輯：高電平表示 “1”，低電平表示“0”負(fù)邏輯：高電平表示“0”，低電平表示“1” 在本書中，采用的是正邏輯。,（2-4）,獲得高低電平的基本原理：,開關(guān)S打開，Vo=+UCC，輸出高電平；,開關(guān)S閉合，Vo=0，輸出低電平；,在電子電路中，開關(guān)S是用半導(dǎo)體二極管或三極管實現(xiàn)的——二極管或三極

3、管的開關(guān)作用。,,輸入信號Vi 控制開關(guān)S 的狀態(tài),（2-5）,§5.2 半導(dǎo)體二極管和三極管的開關(guān)作用,5.2.1 半導(dǎo)體二極管的開關(guān)作用,二極管的單向?qū)щ娦?，即外加正向電壓時二極管導(dǎo)通，外加反向電壓時二極管截止。——相當(dāng)于一個受外加電壓極性控制的開關(guān)。,（2-6）,§5.2 半導(dǎo)體二極管和三極管的開關(guān)特性,5.2.1 半導(dǎo)體二極管的開關(guān)作用,二極管的單向?qū)щ娦裕赐饧诱螂妷簳r二極管導(dǎo)通，外加反向電壓時二極管

4、截止?！喈?dāng)于一個受外加電壓極性控制的開關(guān)。,（2-7）,,1、放大狀態(tài),發(fā)射結(jié)正偏，集電結(jié)反偏。,5.2.2 晶體管的開關(guān)作用,（2-8）,,靜態(tài)工作點(diǎn)Q上升，上升到Q1時，晶體管進(jìn)入飽和狀態(tài)。晶體管失去了電流放大作用。,2、飽和狀態(tài),5.2.2 半導(dǎo)體三極管的開關(guān)特性,（2-9）,,2、飽和狀態(tài),集電結(jié)正向偏置,5.2.2 半導(dǎo)體三極管的開關(guān)特性,（2-10）,飽和狀態(tài)的特征：,晶體管飽和狀態(tài)的開關(guān)作用：當(dāng)晶體管飽和時，U

5、CE(sat)≈0，發(fā)射極與集電極之間如同一個開關(guān)接通，其間電阻很小。,5.2.2 半導(dǎo)體三極管的開關(guān)特性,（2-11）,靜態(tài)工作點(diǎn)Q下降，下降到Q2時，晶體管進(jìn)入截止?fàn)顟B(tài)。,3、截止?fàn)顟B(tài),,5.2.2 半導(dǎo)體三極管的開關(guān)特性,（2-12）,,晶體管截止?fàn)顟B(tài)的開關(guān)作用：當(dāng)晶體管截止時，IC≈0，發(fā)射極與集電極之間如同一個開關(guān)斷開，其間電阻很大。,5.2.2 半導(dǎo)體三極管的開關(guān)特性,（2-13）,三極管的開關(guān)特性：,5.2.2

6、半導(dǎo)體三極管的開關(guān)特性,（2-14）,總結(jié)：數(shù)字電路就是利用晶體管的開關(guān)作用進(jìn)行工作的。晶體管時而從截止躍變到飽和，時而從飽和躍變到截止；不是工作在飽和狀態(tài)，就是工作在截止?fàn)顟B(tài)，只是在飽和和截止兩種工作狀態(tài)轉(zhuǎn)換的瞬間才經(jīng)過放大狀態(tài)。,5.2.2 半導(dǎo)體三極管的開關(guān)特性,（2-15）,§5.3 基本邏輯門電路,在電子電路中，邏輯門電路是由半導(dǎo)體二極管或三極管實現(xiàn)的，在邏輯門電路中，有分立元件電路，也有集成門電路。,（2-16

7、）,共有22個邏輯狀態(tài),5.3.1 分立元器件門電路,1、二極管與門電路,（2-17）,1、 二極管與門電路,共有22個邏輯狀態(tài),（2-18）,共有22個邏輯狀態(tài),2、 二極管或門電路,（2-19）,共有22個邏輯狀態(tài),2、 二極管或門電路,（2-20）,共有2個邏輯狀態(tài),3、 晶體管非門電路,（2-21）,共有2個邏輯狀態(tài),3、 晶體管非門電路,（2-22）,“與非” 門,,全“1”出“0”有“0”出“1”,4、分立元件復(fù)

8、合門電路,與非門電路,（2-23）,“或非” 門,,全“0”出“1”有“1”出“0”,或非門電路,（2-24）,分離元件門電路缺點(diǎn),1、體積大、工作不可靠。,2、需要不同電源。,3、各種門的輸入、輸出電平不匹配。,（2-25）,將數(shù)字電路中的元、器件和連線制作在同一半導(dǎo)體芯片上，制成集成電路。與分離元件電路相比，集成電路具有體積小、可靠性高、速度快的特點(diǎn)，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為DTL、

9、TTL、HTL、CMOS （Complementary Metal Oxide Semiconductor，互補(bǔ)金屬氧化物半導(dǎo)體，電壓控制的一種放大器件。是組成CMOS數(shù)字集成電路的基本單元。）集成門電路。,5.3.2 TTL集成門電路,（2-26）,1、TTL “與非” 門電路,二極管“與”門,（2-27）,邏輯電路,,組合邏輯電路,時序邏輯電路,任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)。,任意時刻的輸出除與該時刻

10、的輸入有關(guān)外，還與電路原來的狀態(tài)有關(guān)。,5.4.1 組合邏輯電路的特點(diǎn),§5.4 組合邏輯電路的分析與設(shè)計,（2-28）,5.4.1 組合邏輯電路的特點(diǎn),§5.4 組合邏輯電路的分析與設(shè)計,圖中表示輸入變量，表示輸出變量。輸出變量與輸入變量之間的邏輯關(guān)系可以用邏輯函數(shù)表示：,,（2-29）,該組合邏輯電路有三個輸入變量、兩個輸出變量，無論任何時刻，只要輸入變量A、B、CI的取值確定了，則輸出變量S和C的取值也隨之

11、確定，與電路過去的工作狀態(tài)無關(guān)。,5.4.1 組合邏輯電路的特點(diǎn),§5.4 組合邏輯電路的分析與設(shè)計,＆,（2-30）,任何一個組合邏輯電路（邏輯圖）都實現(xiàn)一定的邏輯功能，為了直觀地描述其邏輯功能，需要將其轉(zhuǎn)換為邏輯函數(shù)表達(dá)式或邏輯真值表的形式。,二、邏輯功能的描述,全加邏輯功能,＆,（2-31）,1、由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式。,分析步驟：,2、用邏輯代數(shù)或卡諾圖對邏輯代數(shù)進(jìn)行化簡。,3、列出輸入輸出狀態(tài)表并得出結(jié)論

12、。,5.4.2 組合邏輯電路的分析,（2-32）,例1：分析下圖的邏輯功能。,1、由邏輯圖寫出邏輯式,方法：從輸入端到輸出端，依次寫出各個門的邏輯式，最后寫出輸出變量Y的邏輯式。,（2-33）,例1：分析下圖的邏輯功能。,1、由邏輯圖寫出邏輯式,G1門：,G2門：,G3門：,G4門：,對邏輯式進(jìn)行化簡！,（2-34）,例1：分析下圖的邏輯功能。,1、由邏輯圖寫出邏輯式,反演律！,（2-35）,,,例1：分析下圖的邏輯功能。,2、由邏

13、輯式列出邏輯狀態(tài)表,1,（2-36）,,,例1：分析下圖的邏輯功能。,2、由邏輯式列出邏輯狀態(tài)表,1,1,（2-37）,例1：分析下圖的邏輯功能。,2、由邏輯式列出邏輯狀態(tài)表,1,1,其余填“0”！,（2-38）,例1：分析下圖的邏輯功能。,3、分析邏輯功能,1,1,結(jié)論：當(dāng)輸入A、B不同為“1”或“0”時，輸出為“1”；否則，輸出為“0”?！爱惢颉遍T電路,（2-39）,任務(wù)要求,,最簡單的邏輯電路,分析步驟：,5.4.3 組

14、合邏輯電路的設(shè)計,b、定義輸入和輸出變量的邏輯狀態(tài)（1和0）。,3、選擇組成邏輯圖的器件類型?？蛇x用小規(guī)模集成門電路組成相應(yīng)的邏輯電路，也可選用中規(guī)模集成的常用邏輯器件或可編程邏輯器件等構(gòu)成相應(yīng)的邏輯電路。,2、根據(jù)邏輯狀態(tài)表寫出邏輯表達(dá)式；,1、進(jìn)行邏輯抽象。,a、確定輸入變量和輸出變量。事件的原因為輸入變量，事件的結(jié)果為輸出變量。,c、根據(jù)邏輯要求，列邏輯狀態(tài)表；,（2-40）,任務(wù)要求,,最簡單的邏輯電路,b、使用中規(guī)模集成的常用

15、組合邏輯電路時，需要將邏輯函數(shù)變換為適當(dāng)?shù)男问?，以便能用最少的器件和最簡單的連線接成所要求的邏輯電路。,分析步驟：,5、根據(jù)化簡或變換后的邏輯函數(shù)式，畫出邏輯圖。,4、將邏輯函數(shù)化簡成適當(dāng)?shù)男问健?a、使用小規(guī)模集成的門電路進(jìn)行設(shè)計時，需要將邏輯函數(shù)化簡成最簡形式；,3.2.2 組合邏輯電路的設(shè)計方法,（2-41）,例：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，

16、否則不亮。,1、首先指明邏輯符號取“0”、“1”的含義。三個按鍵A、B、C按下時為“1”，不按時為“0”。輸出是Y，指示燈亮是“1”，否則是“0”。,2、根據(jù)題意列出邏輯狀態(tài)表、邏輯式、最終畫出邏輯圖。,（2-42）,,例：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。,邏輯狀態(tài)表,1）、根據(jù)要求列出邏輯狀態(tài)表,（2-43）,例：設(shè)計三人表決電路（A、B、C

17、）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。,2）、根據(jù)邏輯狀態(tài)表寫出邏輯表達(dá)式,,邏輯狀態(tài)表,（2-44）,例：設(shè)計三人表決電路（A、B、C）。每人有一個按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時指示燈亮，否則不亮。,3）、將邏輯表達(dá)式化成最簡式,用卡諾圖化簡,（2-45）,4）、根據(jù)邏輯表達(dá)式畫出邏輯圖。,,,,,（2-46）,若用與非門實現(xiàn),（2-47）,

18、在各種數(shù)字系統(tǒng)中，有些邏輯電路（編碼器、譯碼器、數(shù)據(jù)選擇器、計數(shù)器、加法器等等）經(jīng)常、大量出現(xiàn)，為了使用方便，已經(jīng)把這些邏輯電路制成了中、小規(guī)模集成的標(biāo)準(zhǔn)化集成電路產(chǎn)品，可以直接使用，而不用重復(fù)設(shè)計這些邏輯電路。下面分別介紹它們的工作原理和使用方法。,§5.5 常用的組合邏輯電路,（2-48）,5.5.1 加法器,兩個二進(jìn)制數(shù)之間的算術(shù)運(yùn)算無論是加、減、乘、除，目前在數(shù)字計算機(jī)中都是化成若干步加法運(yùn)算進(jìn)行。因此，加法器

19、是構(gòu)成算術(shù)運(yùn)算器的基本單元。二進(jìn)制加法器可以用門電路組成的組合邏輯電路來實現(xiàn)。,（2-49）,！注意：二進(jìn)制的加法運(yùn)算同邏輯加法運(yùn)算的含義不同。前者是數(shù)的運(yùn)算，而后者是邏輯運(yùn)算。,二進(jìn)制加法：1+1=10,邏輯加法：1+1=1,（2-50）,二進(jìn)制加法運(yùn)算的基本規(guī)則：,（1）逢二進(jìn)一。,（2）最低位是兩個數(shù)最低位的相加，不需考慮進(jìn)位。,（3）其余各位都是三個數(shù)相加，包括加數(shù)、被加數(shù)和低位送來的進(jìn)位。,（4）任何位相加都產(chǎn)生兩個

20、結(jié)果：本位和、向高位的進(jìn)位。,（2-51）,舉例：A=1011, B=1001, 計算A+B,,0,1,0,1,1,0,0,1,1,（2-52）,所謂“半加”，就是只求本位的和，暫不管低位送來的進(jìn)位數(shù)。,一、1位加法器,1、半加器,（2-53）,——用組合邏輯電路實現(xiàn)“半加”,1、列出邏輯狀態(tài)表,2、由邏輯狀態(tài)表寫出邏輯表達(dá)式,一、1位加法器,1、半加器,（2-54）,3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實現(xiàn)）,（2-55）,

21、A、B同為“1”或“0”時，S=0；否則，S=1。 —— “異或”門,3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實現(xiàn)）,（2-56）,,進(jìn)位輸出,3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實現(xiàn)）,（2-57）,,,當(dāng)多位數(shù)相加時，半加器可用于最低位求和，并給出進(jìn)位數(shù)。第二位以上的相加則會有兩個待加數(shù)Ai和Bi，還有一個來自前面低位送來的進(jìn)位數(shù)Ci-1。這三個數(shù)相加，得出本位和數(shù)（全加和數(shù)）Si和進(jìn)位數(shù)Ci。這種

22、相加就叫“全加”。,2、 全加器,全加,半加,（2-58）,Ai、Bi：加數(shù)；Ci-1：低位的進(jìn)位；Si：本位和；Ci：進(jìn)位。,2、 全加器,（2-59）,2、 全加器,,,,（2-60）,分析：,Ai + Bi + Ci-1 = ( Ai + Bi ) + Ci-1,,結(jié)論：全加器可用兩個半加器和一個“或”門組成。,半加,半加,2、 全加器,（2-61）,分析：,Ai + Bi + Ci-1 = ( Ai + Bi

23、 ) + Ci-1,,結(jié)論：全加器可用兩個半加器和一個“或”門組成。,半加,半加,2、 全加器,（2-62）,分析：,Ai + Bi + Ci-1 = ( Ai + Bi ) + Ci-1,,半加,半加,2、 全加器,（2-63）,二、多位加法器,兩個多位數(shù)相加時，每一位都是帶進(jìn)位相加的，因而必須用全加器。只要依次將低位全加器的進(jìn)位輸出端CO接到高位全加器的進(jìn)位輸入端CI，就可以構(gòu)成多位加法器了。,（2-64）,例：用4個全加器

24、組成一個邏輯電路來實現(xiàn)兩個四位數(shù)的二進(jìn)制的加法運(yùn)算。(1101)2+(1011)2,計算結(jié)果：1101+1011=11000,二、多位加法器,（2-65）,說明：這種全加器的任意一位的加法運(yùn)算，都必須等到低位加法完成送來進(jìn)位時才能進(jìn)行。這種進(jìn)位方式稱為串行進(jìn)位，把這種結(jié)構(gòu)的電路稱為串行進(jìn)位加法器。串行加法器的缺點(diǎn)是運(yùn)算速度慢，但電路比較簡單，因此在對運(yùn)算速度要求不高的設(shè)備中仍比較多用。,二、多位加法器,（2-66）,在數(shù)字電路中

25、，所謂編碼，就是把若干個0和1按一定規(guī)律編排起來組成不同的代碼（二進(jìn)制數(shù)）來表示某一對象或信號的過程。一位二進(jìn)制代碼有0和1兩種，可以表示兩個信號；兩位二進(jìn)制代碼有00、01、10和11四種，可以表示四種信號；以此類推， n位二進(jìn)制代碼就有2n個組合，可以表示2n個信號。,5.5.2 編碼器,⑴,⑷,⑵,⑶,丁 丙 乙 甲,,,,,問題:將4個搶答器的輸出信號編為二進(jìn)制代碼，設(shè)計一個簡單的電路實現(xiàn)此功能——這個過程就

26、是編碼。,F0 =A3+A1F1 =A3+A2,一、編碼器,A3 A2 A1 A0,0 0 0 1,0 0 1 0,0 1 0 0,1 0 0 0,F1 F0,0 0,0 1,1 0,1 1,輸 入,輸出,4-2線編碼器,4( =22)種情況，需2位二進(jìn)制碼就能將所有情況表示；,2n種情況，只需要n位二進(jìn)制碼就能完全

27、表示！,2n ≥m,8 ( =23)種情況，需3位二進(jìn)制碼就能將所有情況表示；,16 ( =24)種情況，需4位二進(jìn)制碼就能將所有情況表示；,7種情況需幾位二進(jìn)制碼表示？9種呢？,（2-69）,目前經(jīng)常使用的編碼器有：普通編碼器和優(yōu)先編碼器。普通編碼器中，任何時刻只允許輸入一個編碼信號，否則輸出將發(fā)生混亂。優(yōu)先編碼器中，允許同時輸入兩個以上的編碼信息。,一、普通編碼器,（2-70）,二進(jìn)制編碼器是將某種信號的輸入編成二進(jìn)制代碼輸出的

28、電路。,二進(jìn)制普通編碼器,（2-71）,例：將I0、 I1、 I2、 I3、 I4、 I5、 I6、 I7八個輸入信號編成對應(yīng)的二進(jìn)制代碼輸出。,1、確定二進(jìn)制代碼的位數(shù),因為輸入有八種信號，所以用3位二進(jìn)制代碼輸出（2n=8，n=3）。這種編碼器通常稱為8/3線編碼器。,3位二進(jìn)制普通編碼器,（2-72）,2、列編碼表,編碼表是把待編碼的八個信號與對應(yīng)的二進(jìn)制代碼列成表格。這種對應(yīng)關(guān)系是人為設(shè)定的。不唯一。,因為普通編碼要求每次只能

29、輸入一個編碼信號，故狀態(tài)表中只能出現(xiàn)這些輸入變量的取值組合，其他的取值組合是不可能出現(xiàn)的，即它們對應(yīng)的最小項為無關(guān)項。這組輸入變量為約束變量。,（2-73）,3、由編碼表寫出邏輯表達(dá)式,利用無關(guān)項化簡,（2-74）,4、由邏輯式畫出邏輯圖,用與或門實現(xiàn),（2-75）,4、由邏輯式畫出邏輯圖,用與非門實現(xiàn),（2-76）,4、由邏輯式畫出邏輯圖,用與非門實現(xiàn),注意：普通編碼在任意時刻只允許一個信號輸入。I1=1，其余為0時，輸出：00

30、1；I4=1，其余為0時，輸出：011；I1~ I7全為0時(I0)，輸出：000。,（2-77）,優(yōu)先編碼器中，允許同時輸入兩個以上的編碼信息。不過在設(shè)計優(yōu)先編碼器時已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當(dāng)幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權(quán)最高的一個進(jìn)行編碼。下面對74LS148系列集成優(yōu)先二進(jìn)制編碼器的工作原理進(jìn)行介紹。,二、優(yōu)先編碼器,（2-78）,74LS148優(yōu)先編碼器,有9個輸入和5個輸出，且均以低電平作為有效

31、信號。,（2-79）,5.5.3 譯碼器,譯碼和編碼的過程相反。編碼是指將某種信號或十進(jìn)制數(shù)（輸入）編成二進(jìn)制代碼（輸出）；譯碼是將二進(jìn)制代碼（輸入）按其編碼時的原意譯成對應(yīng)的信號或十進(jìn)制數(shù)碼（輸出）。,◆ 例：一個簡單的兩位二進(jìn)制代碼的譯碼器。,輸入是一組兩位二進(jìn)制代碼AB，輸出是與代碼狀態(tài)相對應(yīng)的4個信號Y3Y2Y1Y0。,表4.12 譯碼器的真值表,真值表與我們前面學(xué)過的什么很相似？你發(fā)現(xiàn)了嗎？,譯碼器,（2-81）,一、

32、3-8線譯碼器,3-8線譯碼器是一種全譯碼器（二進(jìn)制譯碼器）。全譯碼器的輸入是一組二進(jìn)制代碼，輸出是一組與輸入代碼一一對應(yīng)的高（低）電平。,（2-82）,一、3-8線譯碼器,根據(jù)3-8線譯碼器的邏輯功能可以列出它的邏輯真值表,（2-83）,一、3-8線譯碼器,根據(jù)真值表可以寫出邏輯函數(shù)式,,,,,,,,,（2-84）,一、3-8線譯碼器,根據(jù)邏輯函數(shù)式可以畫出3-8線譯碼器的邏輯圖,,,,,,,,,（2-85）,74LS138 3線

33、-8線譯碼器,74LS138是用TTL與非門組成的3線-8線譯碼器。,1. 二進(jìn)制譯碼器 二進(jìn)制譯碼器是把二進(jìn)制代碼的所有組合狀態(tài)都翻譯出來的電路。如果輸入信號有n 位二進(jìn)制代碼，輸出信號為m個，m = 2n。,● 74LS138——二進(jìn)制譯碼器。,表4.13 74LS138譯碼器功能表,◆ 另有三個附加的控制端,74LS138譯碼器的邏輯符號,◆在S1=1， =0時，輸出信號 才取決

34、于輸入信號A2、 A1、 A0的組合。,◆ 當(dāng)S1=0時，無論其他輸入信號是什么，輸出都是高電平，即無效信號。,◆ 為高電平時，輸出也都是無效信號。,三點(diǎn)說明：,（2-88）,74LS138 3線-8線譯碼器,74LS138的邏輯電路圖,（2-89）,,74LS138 3線-8線譯碼器功能表,（2-90）,74LS138 3線-8線譯碼器功能表,（2-91）,譯碼顯示系統(tǒng)：,二-十

35、進(jìn)制數(shù)碼,,顯示譯碼器,,數(shù)碼顯示器,二、顯示譯碼器,（2-92）,數(shù)碼顯示器結(jié)構(gòu),,字形重疊式：,分段式：,點(diǎn)矩陣式：,輝光數(shù)碼管,熒光數(shù)碼管,,半導(dǎo)體顯示器 —七段顯示器,液晶顯示器,數(shù)碼顯示器,（2-93）,常用的：七段顯示器 —用七個發(fā)光字段來構(gòu)成 0 ? 9 十個數(shù)字。,每個發(fā)光字段是一個發(fā)光二極管（PN結(jié)）： 磷砷化鎵（GaAsP),（2-94）,七段顯示器：顯示數(shù)字情況,,,,,,,,a,b,c,

36、d,f,g,0?9 a b c d e f g,1 0 1 1 0 0 0 0,2 1 1 0 1 1 0 1,e,??,0 1 1 1 1 1 1 0,3 1 1 1 1 0 0 1,4 0 1 1 0 0 1 1,9 1 1 1

37、1 0 1 1,8 1 1 1 1 1 1 1,??,,（1）七段顯示譯碼器,七段LED(Light Emitting Diode)數(shù)碼顯示器的顯示原理:,共陰極,,,R= 1K?,,,,,,,R= 1K?,,,,,,顯示數(shù)字1,,,,,,,,,,,,,,,,,,,,,,,,,,,,R,5V直流電源,,,,,,,,,,,,,,R,R,?,,,,,,,顯示數(shù)字2,g f a b,e d

38、 c dp,（2-99）,74LS48：BCD—七段譯碼器/驅(qū)動器,管腳圖,（2-100）,0001 0 1 1 0 0 0 0,0010 1 1 0 1 1 0 1,0000 1 1 1 1 1 1 0,74LS48 功能表,（2-101）,74LS48與七段顯示器的連接：,（共陰極）,譯碼顯示系統(tǒng)：,（2-102）,“1”,共陰極七段顯示器工作示

39、意圖：,（2-103）,5.5.4 數(shù)據(jù)選擇器,作用：從一組(幾路)數(shù)據(jù)中選擇一路信號輸出。,數(shù)據(jù)選擇器又稱多路開關(guān)。,選擇端,輸入數(shù)據(jù),輸出數(shù)據(jù),功能示意圖:,地址代碼端,（2-104）,（2-105）,一、數(shù)據(jù)選擇器的工作原理,以4選1數(shù)據(jù)選擇器為例介紹數(shù)據(jù)選擇器的工作原理。,（2-106）,一、數(shù)據(jù)選擇器的工作原理,1、列出4選1數(shù)據(jù)選擇器的邏輯功能表。其中為數(shù)據(jù)輸入端，為數(shù)據(jù)選擇端。,2、由邏輯功能表可以寫出輸出與輸入之間的邏

40、輯表達(dá)式,,（2-107）,一、數(shù)據(jù)選擇器的工作原理,3、由邏輯表達(dá)式畫出4選1數(shù)據(jù)選擇器的邏輯電路圖,,（2-108）,74LS153是一種集成的雙4選1數(shù)據(jù)選擇器,,,1、74LS153有兩個完全相同的4選1數(shù)據(jù)選擇器。,2、兩個數(shù)據(jù)選擇器有公共的地址輸入端，而數(shù)據(jù)輸入端和輸出端各自獨(dú)立。,3、給定不同的地址代碼（A0A1的狀態(tài)組合），即可從4個數(shù)據(jù)中選出所要的一個，送到輸出端Y。,（2-109）,輸出的邏輯表達(dá)式：,74LS153

41、的邏輯圖,,,（2-110）,74LS153的功能圖,輸出的邏輯表達(dá)式：,禁止?fàn)顟B(tài),單個4選1數(shù)據(jù)選擇器的功能圖,（2-111）,74LS153 管腳圖,（2-112）,例題,試用雙4選1數(shù)據(jù)選擇器74LS153組成一個8選1的數(shù)據(jù)選擇器。,分析：如果用兩個4選1數(shù)據(jù)選擇器，可以有8個數(shù)據(jù)輸入端，輸入端夠用。為了能指定8個輸入數(shù)據(jù)中的任何一個，必須用3位輸入地址代碼（23=8種組合）。而4選1數(shù)據(jù)選擇器的輸入地址代碼只有兩位，第三位

42、地址輸入端只能借用控制端。,（2-113）,例：試用雙4選1數(shù)據(jù)選擇器74LS153組成一個8選1的數(shù)據(jù)選擇器。,二、數(shù)據(jù)選擇器的應(yīng)用,1、數(shù)據(jù)選擇器的擴(kuò)展,（2-114）,2、用數(shù)據(jù)選擇器設(shè)計組合邏輯電路,分析：具有兩位地址輸入A1、A0的4選1數(shù)據(jù)選擇器在S=1時，輸出與輸入的邏輯關(guān)系：,若A1、A0將作為兩個輸入變量，同時令D0~D3為第三個輸入變量的適當(dāng)狀態(tài)（包括原變量、反變量、1和0），就可以在數(shù)據(jù)選擇器的輸出端產(chǎn)生任何形式

43、的三變量組合邏輯電路。,（2-115）,例題,試用4選1數(shù)據(jù)選擇器實現(xiàn)如下要求的三變量組合邏輯電路。,解：將上式化為與4選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)完全符合的形式。,將該結(jié)果與4選1數(shù)據(jù)選擇器的輸出邏輯函數(shù)對照,得出：,,（2-116）,根據(jù)得出的關(guān)系式，連接電路圖即可得出所需要的組合邏輯電路。,,（2-117）,§5.6 組合邏輯電路中的競爭-冒險現(xiàn)象,前面已經(jīng)講了組合邏輯電路的分析和設(shè)計方法，這些分析和設(shè)計都是在輸入、輸

44、出處于穩(wěn)定的邏輯電平下進(jìn)行的。 但當(dāng)輸入信號的邏輯電平發(fā)生變化的瞬間可能出現(xiàn)異常情況，即所謂的競爭-冒險現(xiàn)象。,（2-118）,5.6.1 競爭-冒險現(xiàn)象,理想的脈沖波形,實際的脈沖波形,在實際的脈沖波形中，邏輯電平在從1跳轉(zhuǎn)為0或從0跳轉(zhuǎn)為1時，存在著一定的延時（tr和tf）。,（2-119）,理想的脈沖波形,實際的脈沖波形,任何一個門電路，只要有兩個輸入信號同時向相反方向變化，由于信號存在前后沿過渡時間不一致問題，則輸出端

45、就有可能出現(xiàn)虛假信號——過渡脈沖。,5.6.1 競爭-冒險現(xiàn)象,（2-120）,與門的競爭-冒險,,,干擾脈沖,把門電路兩個輸入信號同時向相反的邏輯電平跳變（一個從1變?yōu)?，另一個從0變?yōu)?）的現(xiàn)象，叫做競爭。由于競爭而在電路輸出端可能出現(xiàn)違背穩(wěn)態(tài)下邏輯關(guān)系的尖峰脈沖的現(xiàn)象叫做競爭-冒險。,（2-121）,2—4線譯碼器的競爭-冒險現(xiàn)象,（2-122）,2—4線譯碼器的競爭-冒險現(xiàn)象,無競爭-冒險現(xiàn)象,無競爭-冒險現(xiàn)象,競爭-冒險現(xiàn)象

46、,（2-123）,,,,,t,t,用波形說明,（2-124）,5.6.2 競爭-冒險現(xiàn)象的判斷方法,方法：寫出組合邏輯電路的邏輯表達(dá)式，當(dāng)某些邏輯變量取特定值（0或1）時，如果表達(dá)式能轉(zhuǎn)換為 或的形式，則該組合邏輯電路存在著競爭―冒險。,（2-125）,5.6.2 競爭-冒險現(xiàn)象的判斷方法,例：判斷下列邏輯函數(shù)是否存在冒險：,解：（1）,若輸入變量A＝B＝l，則有,因此，該電路存在冒險。,（2）,如果令A(yù)＝C＝0，則有,因此，該電路存在

47、l冒險。,（2-126）,消除競爭-冒險現(xiàn)象的方法,1) .引入封鎖脈沖—在輸入信號發(fā)生競爭期間，封 鎖門的輸出；封鎖脈沖必須與輸入信號的轉(zhuǎn)換 同步。,2) .引入選通脈沖—等電路達(dá)到新穩(wěn)態(tài)后，再輸 出。,3) .接入濾波電容—吸收和削弱窄脈沖。,4) .修改邏輯設(shè)計，增加冗余項。,（2-127）,例1：消除競爭-冒險的電路,(0.047?F~100?F),后濾,（