cpldvhdl語言數(shù)字鐘(含秒表)設計

1、基于CPLD的VHDL語言數(shù)字鐘設計1基于CPLD的VHDL語言數(shù)字鐘（含秒表）設計利用一塊芯片完成除時鐘源、按鍵、揚聲器和顯示器（數(shù)碼管）之外的所有數(shù)字電路功能。所有數(shù)字邏輯功能都在CPLD器件上用VHDL語言實現(xiàn)。這樣設計具有體積小、設計周期短（設計過程中即可實現(xiàn)時序仿真）、調(diào)試方便、故障率低、修改升級容易等特點。本設計采用自頂向下、混合輸入方式（原理圖輸入—頂層文件連接和VHDL語言輸入—各模塊程序設計）實現(xiàn)數(shù)字鐘的設計、下載和調(diào)

2、試。一、一、功能說明功能說明已完成功能1.完成秒／分／時的依次顯示并正確計數(shù)；2.秒／分／時各段個位滿10正確進位，秒／分能做到滿60向前進位；3.定時鬧鐘：實現(xiàn)整點報時，又揚聲器發(fā)出報時聲音；4.時間設置，也就是手動調(diào)時功能：當認為時鐘不準確時，可以分別對分／時鐘進行調(diào)整；5.利用多余兩位數(shù)碼管完成秒表顯示：A、精度達10ms；B、可以清零；C、完成暫停可以隨時記時、暫停后記錄數(shù)據(jù)。待改進功能：1.鬧鐘只是整點報時，不能手動設置報時時

3、間，遺憾之一；2.秒表不能向秒進位，也就是最多只能記時100ms；3.秒表暫停記錄數(shù)據(jù)后不能在原有基礎上繼續(xù)計時，而是復位重新開始?！咀⒁狻棵氡頌楹髞硖砑庸δ?，所以有很多功能不成熟！二、二、設計方案設計方案1.數(shù)字鐘頂層設計外部輸入要求：輸入信號有1kHz／1Hz時鐘信號、低電平有效的秒／微秒清零信號CLR、低電平有效的調(diào)分信號SETmin、低電平有效的調(diào)時信號SEThour；外部輸出要求：整點報時信號SOUND（59分51／3／5／7

4、秒時未500Hz低頻聲，59分59秒時為1kHz高頻聲）、時十位顯示信號h1（abcdefg）、時個位顯示信號h0（abcdefg）、分十位顯示信號m1及分個位m0、秒十位s1及秒個位s0、微秒十位ms1及微秒個位ms0；數(shù)碼管顯示位選信號SEL0／1／2等三個信號。2.內(nèi)部功能模塊主要有：Fenp分頻模塊：主要是整點報時用的1kH與500Hz的脈沖信號，這里的輸入信號是1KHz信號，所以只要一個二分頻即可；時間基準采用1Hz輸入信號直

5、接提供（當然也可以分頻取得，這里先用的是分頻取得的信號，后考慮到精度問題而采用硬件頻率信號。實現(xiàn)帶有100進制進位和清零功能，暫定等功能的微秒模塊MINSECONDB輸入為1Hz脈沖和低電平的清零信號CLR與暫定信號STOP，輸出微秒個位、十位及進位信號CO（雖然沒有實現(xiàn)進位功能，但還是編寫了這個端口，只是在連線時懸空）。實現(xiàn)60進制帶有進位和清零功能的秒計數(shù)模塊SECOND，輸入為1Hz脈沖和低基于CPLD的VHDL語言數(shù)字鐘設計3四

6、、四、模塊說明（含程序代碼）模塊說明（含程序代碼）1.分頻模塊采用原理圖輸入方式實現(xiàn)2分頻與1000分頻，但這里并沒有用到1000分頻，因為后來考慮到精度問題，將千分頻用直接輸入了。程序如圖：利用三個7490進行硬件分頻！2.微秒模塊采用VHDL語言輸入方式，以時鐘clk，清零信號clr以及暫停信號STOP為進程敏感變量，程序如下：libraryieeeuseieee.std_logic_1164.alluseieee.std_logi

7、c_unsigned.allentityMINSECONDbispt(clkclrmstop:instd_logic時鐘清零信號secm1secm0:outstd_logic_vect(3downto0)秒高位低位co:outstd_logic)輸出進位信號endMINSECONDbarchitectureSECofMINSECONDbissignalclk1DOUT2:std_logicbeginprocess(clkclrm)var

8、iablecnt1cnt0:std_logic_vect(3downto0)計數(shù)VARIABLECOUNT2:INTEGERRANGE0TO10beginIFCLKEVENTCLK=1THENIFCOUNT2=0COUNT210THENCOUNT2:=COUNT21ELSECOUNT2:=0DOUT2=NOTDOUT2ENDIFENDIFifclrm=1then當clr為1時，高低位均為0cnt1:=“0000“cnt0:=“0000“