移位相加8位硬件乘法器電路設計66947

1、南昌航空大學實驗報告南昌航空大學實驗報告年月日課程名稱:EDA技術實驗課程名稱:移位相加8位硬件乘法器電路設計班級:_09083114___姓名:同組人:___________________________指導老師評定:___________________________簽名:________________________一、一、實驗目的實驗目的1、學習移位相加8位硬件乘法器電路設計；2、進一步提高學生應用EDA技術進行項目設計的

2、能力。二、二、實驗原理實驗原理純組合邏輯構成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實現寬位乘法器；基于PLD器件外接ROM九九表的乘法器則無法構成單片系統(tǒng)，也不實用。本實驗由8位加法器構成的以時序邏輯方式設計的8位乘法器，具有一定的實用價值。其乘法原理是：乘法通過逐項移位相加原理來實現，從被乘數的最低位開始，若為1，則乘數左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數的最高位。原理框圖如圖51所示圖51原理框

3、圖三、三、實驗內容實驗內容移位相加8位硬件乘法器電路原理圖如圖52所示；系統(tǒng)由8位右移寄存器（SREG8B）、8位加法器（ADDER8）、選通與門模塊（ARITH）和16位鎖存器（REG16）組成。START信號的上跳沿及其高電平有兩個功能，即16位寄存器清零和被乘數A[7..0]向移位寄存器SREG8B加載；它的低電平則作為乘法使能信號。CLK為乘法時鐘信號。當被乘數被加載于8位右移寄存器SREG8B后，隨著每一時鐘節(jié)拍，最低位在前，

4、由低位至高位逐位移出。當為1時，與門ARITH打開，8位乘數B[7..0]在同一節(jié)拍進入8位加法器，與上一次鎖存在16位鎖存器REG16B中的高8位進行相加，其和在下一時鐘節(jié)拍的上升沿被鎖進此鎖存器。而當被乘數的移出位為0時，與門全零輸出。如此往復，直至8個時鐘脈沖后，乘法運算過程中止。此時REG16B的輸出值即為最后的乘積。此乘法器的優(yōu)點是DIN:INSTD_LOGIC_VECT(7DOWNTO0)QB:OUTSTD_LOGIC)EN

5、DSREG8BARCHITECTUREbehavOFSREG8BISSIGNALREG8:STD_LOGIC_VECT(7DOWNTO0)BEGINPROCESS(CLKLOAD)BEGINIFLOAD=1THENREG8=DINELSIFCLKEVENTCLK=1THENREG8(6DOWNTO0)=REG8(7DOWNTO1)ENDIFENDPROCESSQB=REG8(0)ENDbehav8位右移寄存器波形仿真圖如圖54所示；圖5

6、48位右移寄存器波形仿真圖2、8位加法寄存器模塊的設計：輸入為BA輸出為S，模塊的主要功能是實現兩個8位數的加法運算；其流程圖如圖55所示圖558位加法寄存器流程圖VHDL語言描述為：LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYADDER8ISPT(BA:INSTD_LOGIC_VECT(7DOWNTO0)S:OUTSTD_LOGIC_