乘法器課程設(shè)計(jì)--基于vhdl的數(shù)字系統(tǒng)設(shè)計(jì)

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文檔簡(jiǎn)介

1、　　摘要：基于VHDL的數(shù)字系統(tǒng)設(shè)計(jì)具有設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛等優(yōu)點(diǎn),同時(shí)也是EDA技術(shù)的重要組成部分.文章用VHDL語言設(shè)計(jì)了左移法和進(jìn)位節(jié)省法實(shí)現(xiàn)的兩種組合乘法器,通過功能仿真,對(duì)兩種乘法器的性能進(jìn)行了比較,從而得知后者的傳輸延遲時(shí)間小,即速度較快.通過設(shè)計(jì)實(shí)例,介紹了利用VHDL語言進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的方法.　　關(guān)鍵詞：VHDL語言左移法進(jìn)位節(jié)省法<

2、/p>　　Abstract: Digital system design based on VHDL has complete design techniques, methods, the advantages of flexible and wide support, at the same time also is the important component of the EDA technolog

3、y. The article using VHDL language to design the left shift method and carry save method to realize the combination of two kinds of multiplier, through the function simulation, compares the performance of the two kinds o

4、f multiplier, which the latter's small transmission delay time, namely fast. Th　　Keywords: VHDL language ，left shift method ，carry save method　　目錄</p

5、>　　1.前言1　　2.系統(tǒng)設(shè)計(jì)總述2　　2.1 設(shè)計(jì)要求..............................................2 　　2.2系統(tǒng)組成...................................

6、........... ..2　　2.2.1 乘法器電路基本原理.............................................................3　　2.2.2 輸入數(shù)據(jù)的獲得....................................................................

7、.....3　　2.2.3 數(shù)據(jù)的選擇輸入和輸出控制...................................................3 　　3.設(shè)計(jì)步驟4　　3.1整體原理框圖：4　　3.2乘法器整體電路原

8、理圖：5　　3.3輸入模塊：5　　3.4運(yùn)算模塊：5　　3.5顯示控制模塊：6　　3.6顯示模塊：7　　4.整體仿真┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉10<p&g

9、t;　　調(diào)試中遇到的問題及解決的方法┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉11　　6．設(shè)計(jì)總結(jié)┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉12　　7.參考文獻(xiàn)┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉13　　附錄：程序代碼┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉┉14

10、　　1.前言　　電子EDA技術(shù)發(fā)展迅猛，逐漸在教學(xué)、科研、產(chǎn)品設(shè)計(jì)與制造等各方面都發(fā)揮著巨大的作用。在教學(xué)方面：幾乎所有理工科(特別是電子信息)類的高校都開設(shè)了EDA課程。主要是讓學(xué)生了解EDA的基本原理和基本概念、硬件描述系統(tǒng)邏輯的方法、使用EDA工具進(jìn)行電子電路課程的模擬仿真實(shí)驗(yàn)并在作畢業(yè)設(shè)計(jì)時(shí)從事簡(jiǎn)單電子系統(tǒng)的

11、設(shè)計(jì)，為今后工作打下基礎(chǔ)。EDA技術(shù)不單是應(yīng)用于前期的計(jì)算機(jī)模擬仿真、產(chǎn)品調(diào)試，而且也在后期的制作、電子設(shè)備的研制與生產(chǎn)、電路板的焊接、器件的制作過程等有重要作用?？梢哉f電子EDA技術(shù)已經(jīng)成為電子工業(yè)領(lǐng)域不可缺少的技術(shù)。 　　通過此次課程設(shè)計(jì)的鍛煉，要求學(xué)生掌握設(shè)計(jì)乘法器電路的一般設(shè)計(jì)方法，具備初步的獨(dú)立設(shè)計(jì)能力，懂得如何通過各個(gè)小程序組合成一個(gè)大程序，懂得如何通過三個(gè)控制信號(hào)進(jìn)行輸入輸出的選擇

12、，懂得如何通過段選位選實(shí)現(xiàn)8位數(shù)碼管依次顯示乘積，被乘數(shù)與乘數(shù)，從而提高綜合運(yùn)用所學(xué)的理論知識(shí)獨(dú)立分析和解決問題的能力，培養(yǎng)學(xué)生的創(chuàng)新精神。　　2.系統(tǒng)設(shè)計(jì)總述　　設(shè)計(jì)帶符號(hào)乘法器并同時(shí)要8個(gè)數(shù)碼管顯示結(jié)果要用到的子模塊非常多，通過EDA用軟件的方式設(shè)計(jì)硬件,且其到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完成的。設(shè)計(jì)過程

13、中可用有關(guān)軟件進(jìn)行各種仿真，整個(gè)系統(tǒng)可集成在一個(gè)芯片上，體積小、功耗低、可靠性高。　　2.1 設(shè)計(jì)要求　　設(shè)計(jì)一個(gè)能進(jìn)行兩個(gè)十進(jìn)制數(shù)相乘的乘法器，乘數(shù)和被乘數(shù)均小于100，通過按鍵輸入，并用數(shù)碼管顯示，顯示器顯示數(shù)字時(shí)從低位向高位前移，最低位為當(dāng)前顯示位。當(dāng)按下相乘鍵后，乘法器進(jìn)行兩個(gè)數(shù)的相乘運(yùn)算，數(shù)碼管將乘積顯示

14、出來。　　2.2 系統(tǒng)組成　　圖1乘法器硬件系統(tǒng)示意圖　　2.2 乘法器電路基本原理　　純組合邏輯構(gòu)成的乘法器雖然工作速度較快，但過于占用硬件資源，難以實(shí)現(xiàn)寬位乘法器，由加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的乘法器，具有一定的使用價(jià)值。

15、而且由FPGA構(gòu)成實(shí)驗(yàn)系統(tǒng)后，可以很容易的用ASIC大型集成芯片來完成，性價(jià)比高，可操作性強(qiáng)。其乘法原理是：乘法通過逐項(xiàng)移位相加原理來完成，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后于上一次的和相加；若為0左移后以全零相加，直至被乘數(shù)的最高位。　　2.2.2 輸入數(shù)據(jù)的獲得　　表1 編碼器真值表

16、　　2.2.3 數(shù)據(jù)的選擇輸入和輸出控制　　當(dāng)clk=1且reset=0時(shí)，當(dāng)CH=0，DH=0時(shí)，輸入被乘數(shù)A，當(dāng)CH=1.DH=0時(shí)，輸入乘數(shù)B，當(dāng)CH=1，DH=1時(shí)，輸出乘積。 　　3.設(shè)計(jì)步驟　　3.1整體原理框圖：&

17、lt;p>　　圖2 乘法器系統(tǒng)框圖　　3.2乘法器整體電路原理圖：　　3.3輸入模塊：　　模塊說明：由 CH,DH控制數(shù)據(jù)的輸入，由SHUJU端輸入數(shù)據(jù)，當(dāng)CH,DH為0，0時(shí)輸入被乘數(shù)，由輸出端A輸出，當(dāng)按下“乘號(hào)鍵CH”即CH,DH為1，0時(shí)輸入乘數(shù)，由輸出端B輸出

18、，當(dāng)RESET為0時(shí)輸出端清零。　　3.4運(yùn)算模塊：　　模塊說明：分別由AO和BO端接收被乘數(shù)和乘數(shù)，由CJ端輸出帶符號(hào)位的二進(jìn)制乘積結(jié)果。此模塊由三個(gè)子模塊組成：“數(shù)字與符號(hào)分離子模塊”，“乘法運(yùn)算　　子模塊”及“數(shù)字與符號(hào)重組子模塊”。<p&

19、gt;　　數(shù)字與符號(hào)分離子模塊：　　乘法運(yùn)算子模塊：　　數(shù)字與符號(hào)重組子模塊：　　3.5顯示控制模塊：　　模塊說明：當(dāng)CH,DH為0，0時(shí)顯示被乘數(shù)，當(dāng)按下“乘號(hào)鍵CH”即CH,DH為1，0時(shí)顯示乘數(shù)，當(dāng)按下“等號(hào)鍵DH”即CH,DH

20、為1，1時(shí)顯示乘積。 　　3.6顯示模塊：　　模塊說明：由AIN端接收要顯示的二進(jìn)制內(nèi)容，輸出轉(zhuǎn)換成十進(jìn)制后各位對(duì)應(yīng)的數(shù)碼管顯示代碼。此模塊由六個(gè)子模塊組成：“輸出數(shù)字與符號(hào)分離子模塊”，“進(jìn)制轉(zhuǎn)換子模塊”，“消零子模塊”，“符號(hào)位數(shù)碼管顯示子模塊”，“數(shù)字位數(shù)碼管顯示子模塊”和“滅點(diǎn)子模塊”。

21、　　此模塊組成結(jié)構(gòu)如下：　　輸出數(shù)字與符號(hào)分離子模塊：　　進(jìn)制轉(zhuǎn)換子模塊：　　此模塊是用來對(duì)結(jié)果進(jìn)行二進(jìn)制到十進(jìn)制轉(zhuǎn)換的，便于在顯示數(shù)碼管上顯示。定義3個(gè)變量A1,A2,A3，并賦初值為0，從高到低判斷輸入的數(shù)據(jù)A（二進(jìn)制）的各個(gè)位，首先是百位，若大于一

22、百，則A3加1，EJZ減去100；然后是十位，若大于十，則A2加1，EJZ減去10；最后是個(gè)位，直接將EJZ剩余值賦值給A1。依次將A1,A2,A3賦值給GOUT,SOUT,BOUT輸出。　　消零子模塊：　　符號(hào)位數(shù)碼管顯示子模塊：　　數(shù)字位數(shù)碼管顯示子模塊：</p&g

23、t;　　滅點(diǎn)子模塊：　　4.整體仿真　　仿真整體波形如下：　　以輸入被乘數(shù)-9，乘數(shù)12，輸出乘積-108為例：　　5. 調(diào)試中遇到的問

24、題及解決的方法　　1．在進(jìn)行整體編譯時(shí)，出現(xiàn)芯片的邏輯資源不足而無法繼續(xù)編譯的問題。該問題困擾了我很長時(shí)間，一開始以為是程序不精簡(jiǎn)，但后來在同學(xué)的提醒下，發(fā)現(xiàn)原來在編譯時(shí)沒有設(shè)置軟件的優(yōu)化選項(xiàng)，從而導(dǎo)致邏輯資源不足，經(jīng)設(shè)置后問題得以解決。　　2．進(jìn)行仿真時(shí)，發(fā)現(xiàn)只能顯示被乘數(shù)和乘積而無法顯示乘數(shù)，該問題又讓我檢查了很長時(shí)間，后來自己一步步仔細(xì)分析查找，終

25、于發(fā)現(xiàn)原來是整體電路原理圖中一根線不小心連錯(cuò)了，經(jīng)改正后，顯示結(jié)果恢復(fù)正常。　　6.設(shè)計(jì)總結(jié)：　　通過這次時(shí)間為兩周的EDA課程設(shè)計(jì)，使我更加深刻的認(rèn)識(shí)到了EDA的對(duì)電路設(shè)計(jì)的重要性，對(duì)我們電子專業(yè)學(xué)科同學(xué)發(fā)展的重要性。同時(shí)，我也熟悉了EDA工具Quartus II軟件的應(yīng)用，VHDL硬件描述語言的編輯、編譯、調(diào)試

26、、仿真等，使電路設(shè)計(jì)過程由軟件的描述語言到集成電路圖再到功能的仿真波形。整個(gè)過程符合邏輯、通俗易懂； 　　在設(shè)計(jì)過程中我也遇到了許多困難，比如：VHDL語言的編譯出現(xiàn)錯(cuò)誤、仿真時(shí)波形出現(xiàn)失真或錯(cuò)誤等。由于Quartus II軟件使用時(shí)，一個(gè)錯(cuò)誤就會(huì)導(dǎo)致很多的錯(cuò)誤出現(xiàn)。所以在編寫VHDL語言時(shí)，應(yīng)該更加的細(xì)心和準(zhǔn)確，才能保證設(shè)計(jì)的順利開展。不過在這次設(shè)計(jì)里，我雖然遇到了這樣的困難，但我

27、細(xì)心耐心的改正編譯出現(xiàn)的錯(cuò)誤知道編譯成功。使得我更加熟悉了VHDL語言的一些關(guān)鍵句，讓我掌握了VHDL 語言的編寫。　　兩周的課程設(shè)計(jì)，使我受益匪淺，讓我學(xué)到了在課堂上所學(xué)不到的知識(shí)和能力。同時(shí)，也讓我明白了實(shí)踐操作能力，獨(dú)立思考能力和解決困難問題的能力對(duì)于我們工科同學(xué)的重要性。最后，感謝學(xué)校為我們提供這樣的實(shí)踐機(jī)會(huì)，真正的提高我們的能力和綜合素質(zhì)。<p&

28、gt;　　7.參考文獻(xiàn):　　王金明，《數(shù)字系統(tǒng)設(shè)計(jì)與Veriling HDL》.電子工業(yè)出版社2011.1　　黃仁欣.《EDA技術(shù)實(shí)用教程》.清華大學(xué)出版社,2006 　?、?曹昕燕，周鳳臣，聶春燕，《EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)》.清華大學(xué)出版社,2006.5 </p

29、>　　楊亦華,延明，《數(shù)字電路EDA入門》，北京郵電大學(xué)出版社,2003　　⑸ 鄒彥，莊嚴(yán)，鄒寧，王宇鴻，《EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)》，電子工業(yè)出版社,2008 ⑹ 潘松 ,黃繼業(yè)《EDA技術(shù)與VHDL》,北京,清華大學(xué)出版社,2006 　　附錄：程序代碼<p

30、>　　1. 輸入模塊　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGIC_ARITH.ALL; 　　USE IEEE.STD_LOGIC_UNSI

31、GNED.ALL;　　ENTITY shuru IS　　PORT(CH,DH,RESET,CLK:IN STD_LOGIC;　　shuju:IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　A,B:OUT STD_LOGIC_VECTOR(4 DOWNT

32、O 0));　　END shuru;　　ARCHITECTURE behave OF shuru IS　　BEGIN　　PROCESS(CH,DH,shuju,RESET,CLK)<b&

33、gt;　　BEGIN　　IF CLK'EVENT AND CLK='1' THEN　　IF RESET='1' THEN　　A<="00000";　　B<="00000&

34、quot;;　　ELSE　　IF CH='0' AND DH='0' THEN 　　A<=shuju; 　　ELSIF CH='1' AND DH='0'

35、 THEN 　　B<=shuju;　　ELSE NULL;　　END IF;　　END IF;

36、;　　END IF;　　END PROCESS;　　END behave;　　2．運(yùn)算模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.

37、ALL;　　ENTITY yunsuan IS　　PORT(A0:IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　B0:IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　CJ:OUT STD_LOGIC_VECTOR(8 DOWN

38、TO 0));　　END yunsuan;　　ARCHITECTURE BEHAVE OF yunsuan IS　　COMPONENT sffl　　PORT(A,B:IN STD_LOGIC_VECTOR(4 DOWNTO 0);

39、　　FH:OUT STD_LOGIC;　　C,D:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END COMPONENT;　　COMPONENT MUL　　PORT(E,F:IN STD_LOGIC_VECTOR(3 DOWNTO 0);<

40、;/p>　　Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END COMPONENT;　　COMPONENT sfcz　　PORT(Q:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　FHO:I

41、N STD_LOGIC;　　CJO:OUT STD_LOGIC_VECTOR(8 DOWNTO 0)); 　　END COMPONENT;　　SIGNAL C1,D1:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL FHW:STD_LOGIC

42、;　　SIGNAL OUT1:STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN　　U1:sffl PORT MAP(A=>A0,B=>B0,C=>C1,D=>D1,FH=>FHW);

43、;　　U2:MUL PORT MAP(E=>C1,F=>D1,Q=>OUT1);　　U3:sfcz PORT MAP(Q=>OUT1,FHO=>FHW,CJO=>CJ);　　END BEHAVE;　　3．?dāng)?shù)字與符號(hào)分離子模塊　　LIBR

44、ARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY sffl IS<

45、;p>　　PORT(A,B:IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　FH:OUT STD_LOGIC;　　C,D:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END sffl;<p&g

46、t;　　ARCHITECTURE behave OF sffl IS　　BEGIN　　C<=A(3 DOWNTO 0); 　　D<=B(3 DOWNTO 0); <p

47、>　　FH<=A(4) XOR B(4);　　END behave;　　4．乘法運(yùn)算子模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;

48、　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY MUL IS　　PORT(E,F:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q:OUT STD_L

49、OGIC_VECTOR(7 DOWNTO 0));　　END MUL;　　ARCHITECTURE behave OF MUL IS　　SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL Q

50、2:STD_LOGIC_VECTOR(4 DOWNTO 0);　　SIGNAL Q3:STD_LOGIC_VECTOR(5 DOWNTO 0);　　SIGNAL Q4:STD_LOGIC_VECTOR(6 DOWNTO 0);　　SIGNAL FF0:STD_LOGIC_VECTOR(3 DOWNTO 0);&l

51、t;/p>　　SIGNAL FF1:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL FF2:STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL FF3:STD_LOGIC_VECTOR(3 DOWNTO 0);　　B

52、EGIN　　FF0<=F(0)&F(0)&F(0)&F(0);　　FF1<=F(1)&F(1)&F(1)&F(1);　　FF2<=F(2)&F(2)&F(2)&F(2);<p

53、>　　FF3<=F(3)&F(3)&F(3)&F(3);　　Q1<=E AND FF0;　　Q2<=(E AND FF1)&"0";　　Q3<=(E AND FF2)&"00";&

54、lt;p>　　Q4<=(E AND FF3)&"000";　　Q<=Q1+Q2+Q3+Q4;　　END behave;　　5．?dāng)?shù)字與符號(hào)重組子模塊　　LIBRARY IEEE;　　US

55、E IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY sfcz IS　　PORT(Q:IN STD_LOGIC_VECTOR(

56、7 DOWNTO 0);　　FHO:IN STD_LOGIC;　　CJO:OUT STD_LOGIC_VECTOR(8 DOWNTO 0));　　END sfcz;　　ARCHITECTURE behave OF sfcz IS<

57、;/p>　　BEGIN　　CJO<=FHO & Q; 　　END behave;　　6．顯示控制模塊　　LIBRARY IEEE;

58、　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY xskz IS　　PORT(CH:IN STD_LOGIC;　　DH:IN STD_LOGIC;　　CLK:IN STD_LOGIC;

59、　　AIN:IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　BIN:IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　CJIN:IN STD_LOGIC_VECTOR(8 DOWNTO 0);　　shuchu:OUT STD_LOGIC_VECTOR(8 DOWNTO 0))

60、;　　END xskz;　　ARCHITECTURE behave OF xskz IS　　BEGIN　　PROCESS(CH,DH,CLK)<b&

61、gt;　　BEGIN　　IF(CLK'EVENT AND CLK='1')THEN　　IF(CH='0' AND DH='0')THEN　　shuchu<=AIN(4)&"0000"&AIN(3

62、DOWNTO 0);　　ELSIF(CH='1' AND DH='0')THEN　　shuchu<=BIN(4)&"0000"&BIN(3 DOWNTO 0);　　ELSE<

63、;p>　　shuchu<=CJIN;　　END IF;　　END IF;　　END PROCESS;　　END BEHAVE;　　7．輸出數(shù)字

64、與符號(hào)分離子模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY outsffl IS　　PORT(AIN:IN STD_LOGIC_VECTOR(8 DOWNTO 0);

65、　　fhout:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　shujuout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END outsffl;　　ARCHITECTURE behave OF outsffl IS

66、　SIGNAL B:STD_LOGIC;　　BEGIN　　B<=AIN(8);　　PROCESS(B)　　BEGIN　　CASE

67、B IS　　WHEN'0'=>fhout<="0000";　　WHEN'1'=>fhout<="0001";　　WHEN OTHERS=>fhout<=NULL;

68、　　END CASE;　　END PROCESS;　　shujuout<=AIN(7 DOWNTO 0);　　END behave;　　8．進(jìn)制轉(zhuǎn)換子模塊

69、;　　module zhuanhuan(clk,a,bout,sout,gout);　　input clk;　　input[7:0] a;　　output[3:0] bout,sout,gout;　　reg[3:0] A1,A2,A3,bout

70、,sout,gout;　　reg[7:0] aa;　　reg[2:0] num;　　always@(posedge clk)　　begin　　case(num)</

71、b>　　0:　　begin　　aa[7:0]<=a;　　num<=1;　　A1&

72、lt;=0; 　　A2<=0;　　A3<=0; 　　end　　1:

73、　　begin　　if(aa>=100)　　begin　　A3<=A3+1;　　aa<=aa-100;</p&g

74、t;　　end　　else if((aa>=10)&&(aa<100))　　begin　　A2<=A2+1;<p&

75、gt;　　aa<=aa-10;　　end　　else if((aa>=1)&&(aa<10))　　begin　　A1<=aa;</b

76、>　　aa<=0;　　end　　else　　begin<b&

77、gt;　　num<=2;　　end　　end　　2:　　begin&l

78、t;p>　　gout<=A1; 　　sout<=A2;　　bout<=A3;　　num<=0;　　end<

79、;/b>　　default:num<=0;　　endcase　　end　　endmodule<b&

80、gt;　　9．消零子模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY xiaoling IS　　PORT(B:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p&g

81、t;　　S:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　G:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　BOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　SOUT:OUT STD_LOGIC_VECTOR(3 DO

82、WNTO 0);　　GOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END xiaoling;　　ARCHITECTURE behave OF xiaoling IS　　BEGIN

83、　　PROCESS(B,S,G)　　BEGIN　　IF(B="0000")THEN　　IF(S="0000")THEN　　IF(G="0000")THE

84、N　　BOUT<="1010";　　SOUT<="1010";　　GOUT<="1010";　　ELSE　　BOU

85、T<="1010";　　SOUT<="1010";　　GOUT<=G;　　END IF;　　ELSE

86、　　BOUT<="1010";　　SOUT<=S;　　GOUT<=G;　　END IF;<

87、p>　　ELSE　　BOUT<=B;　　SOUT<=S;　　GOUT<=G;

88、　END IF;　　END PROCESS;　　END behave; 　　10．符號(hào)位數(shù)碼管顯示子模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;</p&

89、gt;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY fh_led IS　　PORT(fh:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　fh_show:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));<

90、;/p>　　END fh_led;　　ARCHITECTURE behave OF fh_led IS　　BEGIN　　PROCESS(fh)　　BEGIN</p

91、>　　CASE fh IS　　WHEN"0000"=>fh_show<="1111111";　　WHEN"0001"=>fh_show<="0111111";　　WHEN OTHER

眾賞文庫> 全部分類> 畢業(yè)設(shè)計(jì)

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