間接補(bǔ)碼陣列乘法器的設(shè)計(jì)組成原理課程設(shè)計(jì)報(bào)告

1、<p>　　課 程 設(shè) 計(jì) 報(bào) 告</p><p>　　課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)</p><p>　　課程設(shè)計(jì)題目：間接補(bǔ)碼陣列乘法器的設(shè)計(jì)</p><p>　　院（系）：計(jì)算機(jī)學(xué)院</p><p>　　專 業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)</p><p><b>　　班 級：</

2、b></p><p><b>　　學(xué) 號：</b></p><p><b>　　姓 名：</b></p><p><b>　　指導(dǎo)教師： </b></p><p>　　完成日期：2015年1月16日</p><p><b>　

3、　目 錄</b></p><p>　　第1章 總體設(shè)計(jì)方案1</p><p>　　1.1 設(shè)計(jì)原理1</p><p>　　1.2 設(shè)計(jì)思路2</p><p><b>　　1.3設(shè)計(jì)環(huán)境3</b></p><p>　　第2章 詳細(xì)設(shè)計(jì)方案5</p>&l

4、t;p>　　2.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)5</p><p>　　2.1.1創(chuàng)建頂層圖形設(shè)計(jì)文件5</p><p>　　2.1.2器件的選擇與引腳鎖定5</p><p>　　2.1.3編譯、綜合、適配6</p><p>　　2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)6</p><p>　　2.2.1 細(xì)胞模塊的設(shè)

5、計(jì)與實(shí)現(xiàn)6</p><p>　　2.2.2 全加器模塊的設(shè)計(jì)與實(shí)現(xiàn)7</p><p>　　2.3 仿真調(diào)試10</p><p>　　第3章 編程下載與硬件測試12</p><p>　　3.1 編程下載12</p><p>　　3.2 硬件測試及結(jié)果分析12</p><p>&

6、lt;b>　　參考文獻(xiàn)14</b></p><p>　　附錄（電路原理圖）15</p><p>　　第1章 總體設(shè)計(jì)方案</p><p><b>　　1.1 設(shè)計(jì)原理</b></p><p>　　由于計(jì)算機(jī)采用補(bǔ)碼做加減運(yùn)算，所以設(shè)計(jì)陣列補(bǔ)碼乘法器能避免碼制轉(zhuǎn)換，提高機(jī)器效率?？梢岳迷a陣列乘法

7、器來設(shè)計(jì)補(bǔ)碼陣列乘法器，這時(shí)需要在計(jì)算前先進(jìn)行原碼--補(bǔ)碼的轉(zhuǎn)換。乘法器的常規(guī)設(shè)計(jì)是適用“串行移位”和“并行加法”相結(jié)合的方法，這種方法并不需要很多器件。然而串行方法畢竟太慢，不能滿足科學(xué)技術(shù)對高速乘法所提出的要求。自從大規(guī)模集成電路問世以來，高速的單元陣列乘法器應(yīng)運(yùn)而生，出現(xiàn)了各種形式的流水線陣列乘法器，它們屬于并行乘法器。陣列乘法器采用類似于人工計(jì)算的方法進(jìn)行乘法運(yùn)算。人工計(jì)算方法是用乘數(shù)的每一位去乘被乘數(shù)，然后將每一位權(quán)值對應(yīng)相加

8、得出每一位的最終結(jié)果。如圖1.1所示，用乘數(shù)的每一位直接去乘被乘數(shù)得到部分積并按位列為一行，每一行部分積末位與對應(yīng)的乘數(shù)數(shù)位對齊，體現(xiàn)對應(yīng)數(shù)位的權(quán)值。將各次部分積求和，即將各次部分積的對應(yīng)數(shù)位求和即得到最終乘積的對應(yīng)數(shù)位的權(quán)值。</p><p><b>　　011010</b></p><p><b>　　* 001001</b></p&g

9、t;<p>　　____________</p><p><b>　　011010</b></p><p><b>　　000000</b></p><p><b>　　000000</b></p><p><b>　　011010</b>&

10、lt;/p><p><b>　　000000</b></p><p><b>　　000000</b></p><p>　　_______________</p><p>　　00011101010</p><p>　　圖1.1 人工計(jì)算乘法示例</p><

11、p>　　陣列乘法器采用類似人工的計(jì)算方法來完成乘法計(jì)算。陣列的每一行送入乘數(shù)的每一位數(shù)位，而各行錯(cuò)開形成的每一斜列送入被乘數(shù)的每一數(shù)位。該方案所用加法器數(shù)量很多,但內(nèi)部結(jié)構(gòu)規(guī)則性強(qiáng),標(biāo)準(zhǔn)化程度高, 適于用超大規(guī)模集成電路的批量生產(chǎn)。</p><p><b>　　1.2 設(shè)計(jì)思路</b></p><p>　　整體部分：陣列乘法器采用的是先逐位求解部分積，由于求解每

12、一位的部分積是并行完成的，因此可以節(jié)省很多的計(jì)算時(shí)間，由于本課程設(shè)計(jì)要求的是設(shè)計(jì)一個(gè)六位乘六位的陣列乘法器，最高位為符號位，因此此陣列乘法器的整體設(shè)計(jì)包括25個(gè)加法器模塊，加法器模塊中由一個(gè)與門和一個(gè)全加器構(gòu)成，由四個(gè)與門、兩個(gè)異或門、一個(gè)三端接口的或門構(gòu)成的全加器為底層設(shè)計(jì)，采用原理圖設(shè)計(jì)輸入方式，所謂的全加器就是就是兩個(gè)數(shù)X、Y及進(jìn)位輸入CIN相加可得全加和POUT和進(jìn)位輸出COUT，三個(gè)補(bǔ)碼轉(zhuǎn)換模塊。</p><

13、;p>　　單元部分：設(shè)計(jì)整體框圖中的每個(gè)細(xì)胞模塊，每個(gè)模塊實(shí)現(xiàn)的功能是計(jì)算部分積和向高位的進(jìn)位。</p><p>　　三、仿真部分：將整個(gè)電路連好之后即可進(jìn)行仿真，用以驗(yàn)證設(shè)計(jì)是否正確。</p><p>　　四、下載部分：仿真成功之后即可進(jìn)行此部分，在編譯、調(diào)試之后形成的*.bit文件即可下載到XCV200可編程邏輯芯片中，經(jīng)硬件測試驗(yàn)證設(shè)計(jì)的正確性。</p><

14、p>　　設(shè)被乘數(shù)和乘數(shù)（均為補(bǔ)碼）分別為A=（a6）a5a4a3a2a1，B=（b6）b5b4b3b2b1，其中a6和b6為符號位，用括號括起來表示這一位有負(fù)的位權(quán)值。根據(jù)補(bǔ)碼和真值的轉(zhuǎn)換可以知道(如圖1.2所示):</p><p>　　圖1.2 補(bǔ)碼和真值轉(zhuǎn)換公式</p><p><b>　　1.3設(shè)計(jì)環(huán)境</b></p><p>&

15、lt;b>　?。?）硬件環(huán)境</b></p><p>　　?偉福COP2000型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀</p><p>　　COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)平臺、開關(guān)電源、軟件三大部分組成實(shí)驗(yàn)平臺上有寄存器組R0-R3、運(yùn)算單元、累加器A、暫存器B、直通/左移/右移單元、地址寄存器、程序計(jì)數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲器單元、微地址寄存器、指令寄存器、微

16、程序控制器、組合邏輯控制器、擴(kuò)展座、總線插孔區(qū)、微動開關(guān)、邏輯筆、脈沖源、20個(gè)按鍵、字符式LCD、RS232口。</p><p>　　COP2000計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)各單元部件都以計(jì)算機(jī)結(jié)構(gòu)模型布局，清晰明了，系統(tǒng)在實(shí)驗(yàn)時(shí)即使不借助PC 機(jī)，也可實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)流狀態(tài)及正確與否, 實(shí)驗(yàn)系統(tǒng)的軟硬件對用戶的實(shí)驗(yàn)設(shè)計(jì)具有完全的開放特性，系統(tǒng)提供了微程序控制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動方式、聯(lián)機(jī)

17、方式、模擬方式三種工作方式，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強(qiáng)大的模擬調(diào)試功能。</p><p><b>　?。?）EDA環(huán)境</b></p><p>　　Xilinx foundation f3.1設(shè)計(jì)軟件是Xilinx公司的可編程期間開發(fā)工具，該系統(tǒng)由設(shè)計(jì)入口工具、設(shè)計(jì)實(shí)現(xiàn)工具、設(shè)計(jì)驗(yàn)證工具三大部分組成（如圖1.3所示）。</p><p>

18、;　　設(shè)計(jì)入口工具包括原理圖編輯器、有限狀態(tài)機(jī)編輯器、硬件描述語言（HDL）編輯器、LogiBLOX模塊生成器、Xilinx內(nèi)核生成器等軟件。其功能是：接收各種圖形或文字的設(shè)計(jì)輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計(jì)實(shí)現(xiàn)工具包括流程引擎、限制編輯器、基片規(guī)劃器、FPGA編輯器、FPGA寫入器等軟件。設(shè)計(jì)實(shí)現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。設(shè)計(jì)驗(yàn)證工具包括功能和時(shí)序仿真器、靜態(tài)時(shí)序分析器等，可用來對設(shè)計(jì)中的邏輯關(guān)系及輸出結(jié)果進(jìn)行檢

19、驗(yàn)。</p><p>　　圖 1.3 Xilinx foundation f3.1設(shè)計(jì)平臺</p><p>　　?COP2000集成調(diào)試軟件</p><p>　　COP2000 集成開發(fā)環(huán)境是為COP2000 實(shí)驗(yàn)儀與PC 機(jī)相連進(jìn)行高層次實(shí)驗(yàn)的配套軟件，它通過實(shí)驗(yàn)儀的串行接口和PC 機(jī)的串行接口相連，提供匯編、反匯編、編輯、修改指令、文件傳送、調(diào)試FPGA 實(shí)驗(yàn)

20、等功能，該軟件在Windows 下運(yùn)行。COP2000 集成開發(fā)環(huán)境界面如圖1.4所示。</p><p>　　圖 1.4 COP2000計(jì)算機(jī)組成原理集成調(diào)試軟件</p><p>　　第2章 詳細(xì)設(shè)計(jì)方案</p><p>　　2.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　頂層方案圖實(shí)現(xiàn)陣列乘法器的輸入/輸出、以及乘法器的芯片連接等

21、邏輯功能，采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于XCV200可編程邏輯芯片。在完成原理圖的功能設(shè)計(jì)后，把輸入/輸出信號安排到XCV200指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定。</p><p>　　2.1.1創(chuàng)建頂層圖形設(shè)計(jì)文件</p><p>　　頂層圖形文件的設(shè)計(jì)實(shí)體主要由一個(gè)由全加器器和與門組成的芯片（CELL）等模塊組裝而成的一個(gè)完整的可編程邏輯芯片U37。而以上頂層圖形文件的設(shè)計(jì)可

22、利用Xilinx foundation f3.1中邏輯器件實(shí)現(xiàn)，頂層圖形文件結(jié)構(gòu)如圖2.1所示。</p><p>　　圖2.1 陣列乘法器的設(shè)計(jì)圖形文件結(jié)構(gòu)</p><p>　　2.1.2器件的選擇與引腳鎖定</p><p><b>　?。?）器件的選擇</b></p><p>　　由于硬件設(shè)計(jì)環(huán)境是基于偉福COP200

23、0型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和XCV200實(shí)驗(yàn)板，故采用的目標(biāo)芯片為Xilinx XCV200可編程邏輯芯片。</p><p><b>　　（2）引腳鎖定</b></p><p>　　把頂層圖形文件中的輸入/輸出信號安排到Xilinx XCV200芯片指定的引腳上去，實(shí)現(xiàn)芯片的引腳鎖定，各信號及Xilinx XCV200芯片引腳對應(yīng)關(guān)系如表2.1所示。</p>

24、<p>　　表2.1 信號和芯片引腳對應(yīng)關(guān)系</p><p>　　2.1.3編譯、綜合、適配</p><p>　　利用Xilinx foundation f3.1的原理圖編輯器對頂層圖形文件進(jìn)行編譯，并最終生成網(wǎng)絡(luò)表文件，利用設(shè)計(jì)實(shí)現(xiàn)工具經(jīng)綜合、優(yōu)化、適配，生成可供時(shí)序仿真的文件和器件下載編程文件。</p><p>　　2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)&

25、lt;/p><p>　　定點(diǎn)原碼一位乘法器的底層設(shè)計(jì)包括控制器（運(yùn)算控制電路）、一個(gè)由寄存器和與門組成的芯片、加法器及兩個(gè)寄存器的實(shí)現(xiàn)由Xilinx XCV200可編程邏輯芯片分別實(shí)現(xiàn)。</p><p>　　2.2.1 細(xì)胞模塊的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　該模塊主要用于求解部分積、低位的進(jìn)位的輸入求和、向高位的進(jìn)位以及本位積。</p><p&g

26、t;　　創(chuàng)建細(xì)胞模塊設(shè)計(jì)原理圖?？刂破髟斫Y(jié)構(gòu)如圖2.2所示：</p><p>　　圖2.2 細(xì)胞模塊邏輯框圖</p><p>　?。?）創(chuàng)建元件圖形符號</p><p>　　為能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用CONTROLER芯片，需要為CONTROLER模塊創(chuàng)建一個(gè)元件圖形符號，可利用Xilinx foundation f3.1編譯器中的如下步驟實(shí)現(xiàn)

27、：Tools=>Symbol Wizard=>下一步。其中X、Y為被乘數(shù)與乘數(shù)，CI為地位的進(jìn)位，CO為向高位的輸出。PAT為部分積。該元件圖形符號如圖2.3所示：</p><p>　　圖2.3 細(xì)胞模塊元件圖形符號</p><p>　　2.2.2 全加器模塊的設(shè)計(jì)與實(shí)現(xiàn)</p><p>　　本設(shè)計(jì)需要用到全加器，目前在數(shù)字計(jì)算機(jī)中實(shí)現(xiàn)兩個(gè)二進(jìn)制之間的算

28、術(shù)運(yùn)算無論是加、減、乘、除，都是化做若干步加法運(yùn)算進(jìn)行的。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)考慮來自低位的進(jìn)位，即將兩個(gè)對應(yīng)位的加數(shù)和來自低位的進(jìn)位3個(gè)數(shù)相加，這種運(yùn)算成為全加，所用電路稱為全加器。由于在Xilinx foundation f3.1的元件庫中未找到單全加器芯片，因此需要自行設(shè)計(jì)全加器并封裝成芯片使用。</p><p>　　全加器的邏輯設(shè)計(jì)。

29、首先先要寫出全加器的真值表，根據(jù)真值表設(shè)計(jì)邏輯電路。</p><p>　　表2.2 全加器真值表</p><p>　?。?）列出邏輯表達(dá)式并化簡</p><p>　　列出表2.1對應(yīng)S、CO的卡諾圖，如圖2.4所示：</p><p>　　圖2.4 全加器卡諾圖</p><p>　　采用合并零并求反的化簡方法化簡。得

30、到S和CO的邏輯表達(dá)式：</p><p>　　S=(+ACI+BCI+AB) </p><p>　　CO=(++) </p><p>　?。?）全加器的邏輯電路</p><p>　　選用基本的邏輯元件，按照上面兩個(gè)表達(dá)式連接電路，如圖2.5所示：</p><p>　　圖2.5 全

31、加器邏輯電路圖 </p><p>　?。?）創(chuàng)建元件圖形符號</p><p>　　完成了全加器的邏輯電路設(shè)計(jì)之后，為方便在其它電路模塊里應(yīng)用，可將邏輯電路圖封裝成全加器芯片，該全加器芯片為三輸入二輸出芯片。該芯片符號如圖2.5所示。</p><p>　　圖2.6 全加器圖形符號</p><p><b>　　加法器邏輯電路<

32、/b></p><p><b>　?。?）功能仿真</b></p><p>　　對創(chuàng)建的全加器器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用Xilinx</p><p>　　Foundation f3.1編譯器Simulator模塊實(shí)現(xiàn)。仿真結(jié)果如圖2.7所示：</p><p>　　圖2.7 全加器仿真結(jié)果<

33、;/p><p><b>　　2.3 仿真調(diào)試</b></p><p>　　仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能的正確性，本設(shè)計(jì)中主要采用功能仿真方法對設(shè)計(jì)的電路進(jìn)行仿真。</p><p>　?。?）建立仿真波形文件及仿真信號選擇</p><p>　　功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號，對選定的輸入信號設(shè)置參數(shù)，對波

34、形的現(xiàn)實(shí)比例進(jìn)行調(diào)整。</p><p>　?。?）功能仿真結(jié)果與分析</p><p>　　功能仿真波形結(jié)果如圖2.8所示，仿真數(shù)據(jù)結(jié)果如表2.3所示。通過對輸入數(shù)據(jù)進(jìn)行人工計(jì)算并與仿真結(jié)果進(jìn)行對比，可以看出功能仿真結(jié)果是正確的，進(jìn)而說明電路設(shè)計(jì)的正確性。但是僅僅憑借波形的正確與否不能完全判定設(shè)計(jì)的合理性，因此在下載到硬件實(shí)現(xiàn)的過程中，還要考慮硬件配置的問題，例如硬件的時(shí)鐘脈沖是上升沿還是下

35、降沿，因此在仿真時(shí)，要以硬件配置為依據(jù)，根據(jù)芯片的引腳，以及其它的硬件參數(shù)在設(shè)計(jì)好的電路的基礎(chǔ)上進(jìn)行模擬，這樣才能保證或者說減小下載到實(shí)際芯片后失敗的幾率。</p><p>　　圖2.8 陣列乘法器功能仿真波形結(jié)果</p><p>　　表2.3 陣列仿真數(shù)據(jù)</p><p>　　經(jīng)人工計(jì)算這個(gè)兩個(gè)六位二進(jìn)制數(shù)011010*001001的結(jié)果為：0001110101

36、0與仿真結(jié)果完全相同，因此可基本確定該電路設(shè)計(jì)合理正確。 </p><p>　　第3章 編程下載與硬件測試</p><p><b>　　3.1 編程下載</b></p><p>　　利用COP2000仿真軟件的編程下載功能，將得到.bit文件下載到XCV200實(shí)驗(yàn)板的XCV200可編程邏輯芯片中。</p>

37、;<p>　　3.2 硬件測試及結(jié)果分析</p><p>　　利用XCV200實(shí)驗(yàn)板進(jìn)行硬件功能測試。陣列乘法器的輸入數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的輸入開關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過XCV200實(shí)驗(yàn)板的數(shù)碼管實(shí)現(xiàn)，其對應(yīng)關(guān)系如表3.1所示。</p><p>　　表3.1 XCV200實(shí)驗(yàn)板信號對應(yīng)關(guān)系</p><p>　　輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測試輸出結(jié)果

38、，即用XCV200實(shí)驗(yàn)板的開關(guān)K0和K1控制數(shù)據(jù)輸入，同時(shí)觀察數(shù)碼管的顯示結(jié)果，得到如圖3.1所示的硬件測試結(jié)果。</p><p>　　圖3.1 硬件測試結(jié)果圖 </p><p>　　經(jīng)人工計(jì)算驗(yàn)證可以看出硬件測試結(jié)果是正確的，說明電路設(shè)計(jì)完全正確，由此可知結(jié)果驗(yàn)證正確，間接補(bǔ)碼陣列乘法器設(shè)計(jì)成功。</p><p><b>　　參考文獻(xiàn)</b>

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41、出版社，2005</p><p>　　[8] 王愛英.計(jì)算機(jī)組成與結(jié)構(gòu)(第4版)[M].北京：清華大學(xué)出版社，2006</p><p>　　[9] 閻石.數(shù)字電子技術(shù)基礎(chǔ)(第五版)[M].北京：高等教育出版社，2006</p><p>　　[10]姜雪松.可編程邏輯器件和EAD設(shè)計(jì)技術(shù) [M].北京：機(jī)械工業(yè)出版社，2005</p><p>