eda課程設(shè)計--乒乓游戲機

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文檔簡介

1、　　摘要　　《EDA技術(shù)》是電子信息科學(xué)與技術(shù)專業(yè)學(xué)生在電子技術(shù)實驗技能方面綜合性質(zhì)的實驗訓(xùn)練課程，其目的和任務(wù)是通過一周的時間，讓學(xué)生掌握EDA的基本方法，熟悉一種EDA軟件（VHDL），并能利用EDA軟件設(shè)計一個電子技術(shù)綜合問題，為以后進行工程實際問題的研究打下設(shè)計基礎(chǔ)。　　關(guān)鍵詞：EDA；

2、VHDL；實驗設(shè)計　　Abstract　　"EDA technology" is the electronic Information Science and Technology students test the integrated nature of training courses i

3、n electronic technology experiment skills, their purpose and mission through the week, so that students master the basic method of EDA, a familiar EDA software (VHDL ), and can use EDA software to design an integrated el

4、ectronic technical issues, and lay the foundation for future research designed to make practical engineering problems.　　Keywords: EDA; VHDL; experimental design　　目錄<

5、;/b>　　摘要I　　AbstractII　　第1章緒論1　　1.1 概述1　　1.2 課題設(shè)計主要內(nèi)容1</p

6、>　　第2章開發(fā)工具簡介2　　2.1 EDA、VHDL簡介2　　2.2 方案論證3　　2.2.1 乒乓游戲機的功能3　　2.2.2 乒乓游戲機設(shè)計思路3　　2.3 乒

7、乓球各模塊的設(shè)計4　　2.3.1 控制模塊的設(shè)計4　　2.3.2 送數(shù)據(jù)模塊的設(shè)計8　　2.3.3 產(chǎn)生數(shù)碼管片選信號模塊的設(shè)計9　　2.3.4 7段譯碼器模塊的設(shè)計10　　第3章設(shè)計結(jié)果與分析12<

8、/p>　　3.1 系統(tǒng)的波形仿真12　　3.2 乒乓游戲機頂層電路圖13　　結(jié)論15　　參考文獻16　　第1章緒論</b

9、>　　1.1 概述　　20世紀(jì)末，電子技術(shù)獲得了飛速的發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領(lǐng)域，有力地推動了社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產(chǎn)品性能進一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快。而休閑時間越來越少的人們越來越?jīng)]太多的時間出去搞戶外活動，于是眾多電子游戲相應(yīng)

10、而出，成為大家的娛樂節(jié)目。因此設(shè)計了這個兩人的乒乓球游戲。而電子信息類產(chǎn)品的開發(fā)明顯地出現(xiàn)了兩個特點：一是開發(fā)產(chǎn)品的復(fù)雜程度加深；二是開發(fā)產(chǎn)品的上市時限緊迫。而伴隨著如上兩個特點的產(chǎn)生，相應(yīng)的出現(xiàn)了設(shè)計上的兩個問題。其一，在電子系統(tǒng)日趨數(shù)字化、復(fù)雜化和大規(guī)模集成化的今天，電子廠商們越加迫切地追求電子產(chǎn)品的高功能、優(yōu)品質(zhì)、低成本、微功耗和微小封裝尺寸，從而使得電子設(shè)計日趨復(fù)雜。那么如何去完成這些高復(fù)雜度的電子設(shè)計呢?其二，電子產(chǎn)品設(shè)計周期

11、短和上市快是電子廠商們堅持不懈的追求，那么面對日趨復(fù)雜的設(shè)計，又如何能夠縮短開發(fā)時間呢？解決以上兩個問題的唯一途徑是電子設(shè)計自動化（EDA）,即用計算機幫助設(shè)計人員完成繁瑣的設(shè)計工作。　　1.2 課題設(shè)計主要內(nèi)容　　兩人乒乓球游戲機是用8個發(fā)光二級管代表乒乓球臺，中間兩個發(fā)光二極管兼做乒乓球網(wǎng)，用點亮的發(fā)光二極管按一定方向移動來表示球的運動。在游戲

12、機的兩側(cè)各設(shè)置發(fā)球和擊球開關(guān)，甲乙雙方按乒乓球比賽規(guī)則來操作開關(guān)。當(dāng)甲方按動發(fā)球開關(guān)時，靠近甲方的第一個發(fā)光二極管亮，然后發(fā)光二極管由甲方向乙方依次點亮，代表乒乓球的移動。當(dāng)球過網(wǎng)后按照設(shè)計者規(guī)定的球位乙方就可以擊球。若乙方提前擊球或者未擊到球，則甲方得分。然后重新發(fā)球進行比賽，知道一方記分達到11分為止，記分清零，重新開始新一局比賽。　　第2章開發(fā)工具簡介<p

13、>　　2.1 EDA、VHDL簡介　　EDA是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、智能化技術(shù)的最新成果而開發(fā)出的電子CAD通用軟件包，它根據(jù)硬件描述語言HDL完成的設(shè)計文件，自動完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局布線及仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。目前EDA主要輔助進行三個方面的設(shè)計工作：IC設(shè)計、電子電路設(shè)計和PCB設(shè)

14、計。沒有EDA技術(shù)的支持，想要完成超大規(guī)模集成電路的設(shè)計制造是不可想象的；反過來，生產(chǎn)制造技術(shù)的不斷進步又必將對EDA技術(shù)提出新的要求。 　　VHDL語言是一種用于電路設(shè)計的高級語言。它在80年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計語言。但是，由于它在一定程度上滿足了當(dāng)時的設(shè)計需求，于是他在1987年成為A I/IEEE的標(biāo)準(zhǔn)（

15、IEEE STD 1076-1987）。1993年更進一步修訂，變得更加完備，成為A I/IEEE的A I/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。此后VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬

16、件描述語言。1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本（簡稱93版）?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多EDA公司的支持，在電子工程領(lǐng)域，已成為事實　　VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，用VHDL和原理圖輸入進行CPLD/FPGA設(shè)計的

17、粗略比較：在設(shè)計中，如果采用原理圖輸入的設(shè)計方式是比較直觀的。你要設(shè)計的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí)慣。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用VHDL進行工程設(shè)計的優(yōu)點是多方面的。　　（1）與其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而

18、決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。　?。?）VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。　?。?）VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用功能

19、。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。　　（4）對于用VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。　　（5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。</p

20、>　　2.2 方案論證　　2.2.1 乒乓游戲機的功能　　兩人乒乓游戲機能夠模擬乒乓球比賽的基本過程和規(guī)則，并能自動裁判和記分。乒乓游戲機是用8個發(fā)光二極管代表乒乓球臺，中間兩個發(fā)光二極管兼做乒乓球網(wǎng)，用點亮的發(fā)光二極管按一定的方向移動來表示球的運動。在游戲機的兩側(cè)各設(shè)置兩個開關(guān)，一個是發(fā)球開關(guān)（S1a，S1b），另一

21、個是擊球開關(guān)（S2a，S2b）。甲乙兩人按乒乓球比賽的規(guī)則來操作開關(guān)。　　當(dāng)甲方按動發(fā)球開關(guān)S1a時，靠近甲方的第一盞燈亮，然后二極管由甲向乙依次點亮，代表乒乓球在移動。當(dāng)球過網(wǎng)后，按設(shè)計者規(guī)定的球位乙方就可以擊球。若乙方提前擊球或者沒有擊著球，則判乙方失分，甲方記分牌自動加分。然后重新發(fā)球，比賽繼續(xù)進行。比賽一直進行到一方記分到11分，該局結(jié)束，記分牌清零，可以開始新的一局比賽。</p&

22、gt;　　具體功能如下：　　(1)使用乒乓游戲機的甲乙雙方各在不同的位置發(fā)球或擊球。　　(2)乒乓球的位置和移動方向由燈亮及依次點燃的方向決定，球移動的速度為0.1~0.5s移動一位。游戲者根據(jù)球的位置發(fā)出相應(yīng)的動作，提前擊球或者出界均判失分。　　(3)

23、比賽用11分為一局來進行，甲乙雙方都應(yīng)設(shè)置各自的記分牌，任何一方先記滿11分，該方就算勝了此局。記分牌清零后，又可開始新的一局比賽。　　2.2.2 乒乓游戲機設(shè)計思路　　根據(jù)乒乓游戲機功能要求，可以分成四個模塊來實現(xiàn)，其中corna模塊為整個程序的核心，它實現(xiàn)了整個系統(tǒng)的全部邏輯功能;模塊CH41A在數(shù)碼的片選信號時，送出相應(yīng)的數(shù)據(jù)；模塊sel產(chǎn)生數(shù)碼

24、管的片選信號；模塊disp是7段譯碼器。　　2.3 乒乓球各模塊的設(shè)計　　2.3.1 控制模塊的設(shè)計 　　模塊CORNA 分兩個進程，第一個進程實現(xiàn)邏輯功能，第二個進程將整數(shù)的記分轉(zhuǎn)換為十進制數(shù)，便于譯碼顯示。AF，AJ，BF，BJ分別為a方發(fā)球鍵和接球鍵，b方發(fā)球鍵和接球鍵，shift表示球所在的位置。

25、模塊如圖2-1所示，其vhdl程序描述如下：　　圖2-1 模塊CORNA1　　源程序如下： 　　Library ieee;　　Use ieee.std_logic_1164.all;　　Use

26、 ieee.std_logic_unsigned.all;　　Entity cornal isPort(clr,af,aj,bf,bj,clk:in std_logic;　　Shift:out std_logic_vector(7 downto 0);　　Ah,al,bh,bl:out std_logic_vec

27、tor(3 downto 0); Awin,bwin:out std_logic);　　End cornal;　　Architecture bahave of cornal is　　Signal amark,bmark:integer;　　Begin&l

28、t;/b>　　Process(clr,clk)　　Variable a,b:std_logic;　　Variable she:std_logic_vector(7 downto 0); 　　Begin&l

29、t;p>　　If clr='0' then　　a:='0';　　b:='0';　　she:="00000000"<b

30、>　　amark<=0;　　bmark<=0;　　elsif clk'event and clk='1' then　　if a='0' and b='0' and af='0

31、' then --a方發(fā)球　　a:='1';　　she;="10000000";　　elsif a='0' and b='0' then bf='0' then --b方發(fā)球 <

32、/p>　　b:='1';　　she:="00000001";　　elsif a='1' and b='0' then --a方發(fā)球后 　　if she>8 then</

33、p>　　if bj='0' then --b方過網(wǎng)擊球 amark<=amark+1; --a方加一分 　　a:='0';　　b:='0';　　she:=&

34、quot;00000000";　　else　　she:='0'&she(7 downto 1); --b方?jīng)]有擊球 　　end if;　　elsif she=0

35、then --球從b方出界 　　amark<=amark+1; --a方加一分　　a:='0';　　b:='0';　　else</b&

36、gt;　　if bj='0' then --b方正常擊球　　a:='0';　　b:='1';　　elseshe:='0'&s

37、he(7 downto 1); --b方?jīng)]有擊球 　　end if;　　end if;　　elsif a='0' and b='1'then --b方發(fā)球 　　if

38、 she<16 and she/=0 then　　if aj='0' then　　bmark<=bmark+1;　　a:='0';　　b:='0';<

39、/b>　　she:="00000000";　　else　　she:=she(6 downto 0)&'0';　　end if;

40、　　elsif she=0 then　　bmark<=bmark+1;　　a:='0';　　b:='0';　　else

41、　　if aj='0'then　　a:='1';　　b:='0';　　else</p

42、>　　she:=she(6 downto 0)&'0';　　end if;　　end if;　　end if;<p&g

43、t;　　end if;　　shift<=she;　　end process;　　process(clk,clr,amark,bmark)　　variable aha,ala,bha,bla:std_logic_vector(3

44、downto 0); variable tmp1,tmp2:integer;　　variable t1,t2:std_logic;　　begin　　if clr='0'then --清零　　aha:="000

45、0";　　ala:="0000";　　bha:="0000";　　bla:="0000";　　tmp1:=0;<b&

46、gt;　　tmp2:=0;　　t1:='0';　　t2:='0';　　elsif clk'event and clk='1' thenif aha="0

47、001" and ala="0001" then --a方得分達到11分，則保持 　　aha:="0001";　　ala:="0001";　　t1:='1';<

48、p>　　elsif bha="0001"and bla="0001" then --b方得分達到11分，則保持 　　bha:="0001";　　bla:="0001";　　t2:='1';<

49、;/b>　　Elsif amark>tmp1 then　　If ala="1001" then　　ala:="0000";　　aha:=aha+1;　　tmp1:=t

50、mp1+1;　　else　　ala:=ala+1;　　tmp1:=tmp1+1;　　end if;　　elsif bmark>tmp2 then&l

51、t;/p>　　If bla="1001" then　　bla:="0000";　　bha:=bha+1;　　mp2:=tmp2+1;　　else

52、　　bla:=bla+1;　　tmp2:=tmp2+1;　　end if;　　end if;　　end if;&

53、lt;p>　　al<=ala;　　bl<=bla;　　ah<=aha;　　bh<=bha;

54、　　awin<=t1;　　bwin<=t2;　　end process;　　end behave;　　2.3.2 送數(shù)據(jù)模塊的設(shè)計　　送數(shù)據(jù)

55、模塊CH41A的模塊圖如圖2-2所示，vhdl程序描述如下:　　圖2-2 模塊CH41A　　源程序如下： 　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;<

56、p>　　ENTITY CH41A IS 　　PORT(sel:IN STD_LOGIC_VECTOR(2 DOWNTO 0);　　D0,d1,d2,d3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));&

57、lt;/p>　　END CH41A;　　ARCHITECTURE behave OF CH41A IS 　　BEGIN 　　PROCESS(sel)　　BEGIN<

58、;/p>　　CASE sel IS 　　WHEN”100”=>q<=d0;　　WHEN”101”=>q<=d1;　　WHEN”000”=>q<=d2;　　WHEN others=>q<

59、;=d3;　　END CASE;　　END PROCESS;　　END behav;　　2.3.3 產(chǎn)生數(shù)碼管片選信號模塊的設(shè)計　　產(chǎn)生數(shù)碼管片選信號模塊sel的模塊圖如圖2-3所示，vhd

60、l程序描述如下:　　圖2-3 數(shù)碼管片選信號模塊sel　　源程序如下： 　　LIBRARY IEEE;　　USE IEEE.S TD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_

61、UNSIGNED.ALL;　　ENTITY sel IS　　PORT(clk:IN STD_LOGIC;　　sell:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));　　END sel;&l

62、t;p>　　ARCHITECTURE behav OF sel IS 　　BEGIN 　　PROCESS(clk)　　VARIABLE tmp:STD_LOGIC_VECTOR(2 DOWNTO 0);<p&g

63、t;　　BEGIN 　　IF clk’event and clk=’1’ THEN　　IF tmp=”000” THEN　　tmp:=”001”;　　ELSIF tmp=”001” THEN

64、　tmp:=”100”;　　ELSIF tmp=”100” THEN　　tmp:=”101”;　　ELSIF tmp=”101” THEN　　tmp:=”000”;　　END IF;</

65、p>　　END IF;　　sell<=tmp;　　END PROCESS;　　END behav;　　2.3.4 7段譯碼器模塊的設(shè)計　　7段譯碼器模塊di

66、sp的模塊圖如圖2-4所示，vhdl的程序描述如下：　　圖2-4 7段譯碼器模塊disp　　源程序如下： 　　LIBRARY IEEE;　　USE IEEE.S TD_LOGIC_1164.ALL;　　ENTI

67、TY disp IS 　　PORT(d:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));　　END disp;　　ARCHITECTURE b

68、ehav OF disp IS　　BEGIN　　PROCESS(d)　　BEGIN 　　CASE d IS 　　WHEN”0000”=>q<=

69、”0111111”;　　WHEN”0001”=>q<=”0000110”;　　WHEN”0010”=>q<=”1011011”;　　WHEN”0011”=>q<=”1001111”;　　WHEN”0100”=>q<=”110

70、0110”;　　WHEN”0101”=>q<=”1101101”;　　WHEN”0110”=>q<=”1111101”;　　WHEN”0111”=>q<=”0100111”;　　WHEN”1000”=>q<=”1111111

71、”;　　WHEN others=>q<=”1101111”;　　END CASE;　　END PROCESS;　　END behav;　　第3章設(shè)計結(jié)果與分析

72、;　　3.1 系統(tǒng)的波形仿真　　圖3-1所示為A方發(fā)球，在恰當(dāng)?shù)臅r候B方接到球，當(dāng)球回到A方時，A方又接到球，但B方再也沒有接到球的仿真波形。　　圖3-1 乒乓球仿真波形一　　圖3-2所示為A方兩次發(fā)球，B方?jīng)]有接到球，A方得到2分的仿真波形圖

73、　　圖3-2 乒乓球仿真波形二　　圖3-3所示為A方發(fā)球，B方提前擊球的情況，此時，A方得一分。圖中還顯示了A方發(fā)球，B方在規(guī)定的時刻沒有接到球的情況，此時，A方又得一分。　　圖3-3 乒乓球仿真波形三　　圖3-4所示為A方得分增加到11分的情況，此時awin輸出高電平，輸出分?jǐn)?shù)保持不變。當(dāng)清零信號按下時，得分清

74、為零，awin輸出恢復(fù)低電平，又可以開始新的一局比賽。　　圖3-4 乒乓球仿真波形四　　3.2 乒乓游戲機頂層電路圖　　乒乓游戲機電路圖如圖3-5所示。　　圖3-4 乒乓游戲機電路圖　　結(jié)論</b&g

75、t;　　通過本課程的學(xué)習(xí)，能夠掌握EDA的基礎(chǔ)知識，進一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當(dāng)每一個子模塊編寫調(diào)試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在波形仿真時，也能仿真正確了。 </p&g

76、t;　　課程設(shè)計是培養(yǎng)學(xué)生綜合運用所學(xué)知識，發(fā)現(xiàn)、提出、分析和解決實際問題，鍛煉實踐能力的重要環(huán)節(jié)，是對學(xué)生實際工作能力的具體訓(xùn)練和考察過程軟件應(yīng)用十分廣泛，因此學(xué)會應(yīng)用此仿真軟件是十分必要的。　　回顧起此次電路的課程設(shè)計，從選題到定稿，從理論到實踐，可以學(xué)到很多很多的的東西，同時不僅可以鞏固了以前所學(xué)過的知識，而且學(xué)到了很多在書本上所沒有學(xué)到過的知識。通過這次課程設(shè)計懂得

77、了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨立思考的能力。同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學(xué)過的知識理解得不夠深刻，掌握得不夠牢固，通過這次課程設(shè)計之后，一定把以前所學(xué)過的知識重新溫故。有時間多看看各方面書籍，拓寬知識面，不斷充實自我。　　不管怎么說這次的課程設(shè)計

78、總算是順利的完成了，了解了軟件的用途。不過最后還得經(jīng)過老師的審查，在老師的指導(dǎo)下彌補自己的不足，這樣，這次的課程設(shè)計才會畫上一個完美的句點。　　參考文獻　　[1] 朱正偉.EDA技術(shù)及應(yīng)用[M].清華大學(xué)出版社,2008.8 :30-36.　　[2] 王松武.常用電路模塊分析

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