eda課程設(shè)計(jì)--出租車計(jì)費(fèi)器的設(shè)計(jì)

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2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)

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文檔簡(jiǎn)介

1、　　1 緒論　　1.1 EDA 技術(shù)概論　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電

2、路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)了極大的靈活性。這些器件可以通過(guò)軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。　　1.2 硬件描述語(yǔ)言V

3、HDL　　1.2.1 VHDL簡(jiǎn)介　　VHDL全名Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)

4、計(jì)語(yǔ)言。 　　VHDL翻譯成中文就是超高速集成電路硬件描述語(yǔ)言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。 　　1.2.2 VHDL 的流程設(shè)計(jì)　　從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化

5、，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在設(shè)計(jì)的過(guò)程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)：　　第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。一般來(lái)說(shuō)，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。在行為描述階段，并不真正考慮其實(shí)際的操作和算法用何種方法來(lái)實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過(guò)程是否能到達(dá)系統(tǒng)設(shè)計(jì)的要求。<

6、/p>　　第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的VHDL語(yǔ)言程序改寫(xiě)為RTL方式描述的VHDL語(yǔ)言程序。也就是說(shuō)，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。　　第三層次是邏輯

7、綜合。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表）。此時(shí)，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。此后可對(duì)綜合的結(jié)果在門電路級(jí)上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。　　應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼，即可利用PLD實(shí)現(xiàn)硬件電路的設(shè)計(jì)。　　由自上而下的設(shè)計(jì)過(guò)程可知，從總體行為設(shè)計(jì)開(kāi)始到

8、最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。　　1.3 Quartus II 軟件操作流程　　雙擊桌面上Quartus II 9.0，打開(kāi)Quartus軟件。　　新建VHDL文件，開(kāi)始編寫(xiě)VHDL程序。

9、保存VHDL文件，文件取名要與程序?qū)嶓w名要一致。　　創(chuàng)建新工程　　按下“保存”按紐后會(huì)出現(xiàn)如下提示。提示是否為此文件建立一個(gè)工程，這很重要。然后點(diǎn)擊“是”，出現(xiàn)以下窗口，點(diǎn)“Next >”。　　圖1.1 新建工程提示<b&

10、gt;　　(4)器件的選擇　　繼續(xù)點(diǎn)“Next >”。然后選擇FPGA或CPLD的有關(guān)參數(shù)，這些參數(shù)都是根據(jù)目標(biāo)芯片來(lái)選擇的，如下圖所示。　　圖1.2 芯片選擇　　(5)編譯<p&g

11、t;　　編譯：選擇processing菜單中的start compilation命令。編譯完成的提示如下，點(diǎn)擊確定即可。　　(6)仿真　　這時(shí)可以進(jìn)行仿真，首先要建立波形文件，點(diǎn)“File選項(xiàng)中New”，出現(xiàn)如下窗口：　　圖1.3 建立波形文件<

12、p>　　選擇 “Vector waveform File”點(diǎn)“OK”。出現(xiàn)以下窗口。　　圖1.4 建立波形文件后出現(xiàn)窗口　　雙擊左邊的空白處，設(shè)定輸入輸出信號(hào)。設(shè)定好波形后，保存波形。之后點(diǎn)進(jìn)行仿真。　?。?）鎖定引腳　　引腳鎖

13、定，如下圖操作：　　引腳的鎖定是根據(jù)不同的電路和不同功能來(lái)確定的，不是一層不變的。　　選擇Assignments菜單下的Pins命令，出現(xiàn)以下窗口，　　圖1.5 引腳分配圖　　如果是下載到實(shí)驗(yàn)箱上則需連續(xù)按“模式選擇”按鈕選擇模式5，再按“系統(tǒng)復(fù)位”按鈕。進(jìn)行引腳鎖定，查

14、閱附表，分別點(diǎn)“l(fā)ocation”選擇引腳號(hào)。引腳鎖定后再編譯。如同此前進(jìn)行過(guò)的。編譯成功后點(diǎn)確定。　?。?）下載　　選擇Tools菜單下的Programmer命令，然后在Program/Configure下打上鉤選中，點(diǎn)“start”按鈕開(kāi)始下載，“Progress”進(jìn)度條顯示下載進(jìn)度。成功下載后如圖所示：<

15、/p>　　圖1.6 下載到實(shí)驗(yàn)箱界面　　下載完后就可以在實(shí)驗(yàn)箱查看結(jié)果。　　通過(guò)上面的步驟分別下載到實(shí)驗(yàn)箱中和FPGA中，驗(yàn)證了在仿真中的結(jié)果是正確的。　　2 課題設(shè)計(jì)　　2.1 出租車計(jì)費(fèi)器設(shè)計(jì)內(nèi)容<

16、;/p>　?。?）能實(shí)現(xiàn)計(jì)程與計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為：按行駛里程收費(fèi)，分為白天與黑夜。白天收費(fèi)標(biāo)準(zhǔn)：起步價(jià)為6.00元，超過(guò)1公里按1元/公里計(jì)算，超過(guò)3公里多收10塊錢的空車返回費(fèi)用。黑夜收費(fèi)標(biāo)準(zhǔn)：起步價(jià)為8.00元，超過(guò)1公里按2元/公里計(jì)算，超過(guò)3公里多收10塊錢的空車返回費(fèi)用。　?。?）能夠有對(duì)路程清零與對(duì)計(jì)費(fèi)停止功能。當(dāng)無(wú)乘客不需要計(jì)費(fèi)時(shí)，對(duì)路程清零及對(duì)價(jià)格

17、清零。　　（3）實(shí)夠?qū)崿F(xiàn)按鍵控制顯示路程、價(jià)格及當(dāng)前車速，當(dāng)車速超過(guò)4Km/h時(shí)發(fā)出警報(bào)。　　2.2 出租車計(jì)費(fèi)器設(shè)計(jì)方框圖　　出租車計(jì)費(fèi)器是由輸入信號(hào)、分頻器（供蜂鳴器發(fā)生警報(bào)提供不同的頻率）、路程計(jì)數(shù)模塊、計(jì)費(fèi)模塊、控制模塊（控制輸出顯示路程、價(jià)格或當(dāng)前車速）、及譯碼顯示模塊（八個(gè)七段數(shù)碼管）。其總體方框圖

18、如下所示：　　圖2.1 總體設(shè)計(jì)方框圖　　2.3 出租車計(jì)費(fèi)器系統(tǒng)各功能模塊及模塊程序　　2.3.1 計(jì)程與計(jì)費(fèi)模塊　　計(jì)程與計(jì)費(fèi)模塊由一個(gè)時(shí)鐘輸入端 clk 與使能端en及復(fù)位端rst端與位選端SL[2..0]及顯示輸出端led[6..0]構(gòu)成。其en 端為‘1’時(shí)允許

19、計(jì)數(shù)，rst為‘1’時(shí)計(jì)數(shù)清零。　　圖2.2 計(jì)程與計(jì)費(fèi)模塊圖　　其仿真圖如下所示：　　圖2.3 計(jì)程與計(jì)費(fèi)模塊仿真圖　　其程序如下：　　library

20、ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity taxi is

21、;　　port( Clk : in std_logic; 　　daytime : in std_logic; 　　Rst : in std_logic; 　　en : in std_logic;

22、　Motor : in std_logic; 　　Display : out std_logic_vector(6 downto 0); 　　SEG_SEL： buffer std_logic_vector(2 downto 0) 　　); &l

23、t;/p>　　end taxi;　　architecture one of taxi is　　signal Disp_Temp : integer range 0 to 15;　　signal Disp_Decode: std_logic_vect

24、or(6 downto 0);　　signal Meter1,Meter10,Meter100,Meter1K : integer range 0 to 9; 　　signal Money1,Money10,Money100 : integer range 0 to 9;　　signal Old_Mone

25、y1 : integer range 0 to 9;　　begin　　process(Motor)　　begin　　if(Rst='0') then&l

26、t;p>　　Meter1<=0;　　Meter10<=0;　　Meter100<=0;　　Meter1K<=0;　　elsif(Motor'event and Motor='1') then&l

27、t;p>　　if(Meter1=9) then　　Meter1<=0;　　if(Meter10=9) then　　Meter10<=0;　　if(Meter100=9) then　　Meter100<=0;

28、　　if(Meter1K=9) then　　Meter1K<=0;　　else 　　Meter1K<=Meter1K+1;　　end if;&

29、lt;/p>　　else　　Meter100<=Meter100+1;　　end if;　　else　　Meter10<

30、;=Meter10+1;　　end if;　　else 　　Meter1<=Meter1+1;　　end if;

31、;　　end if; 　　end process;　　process(Clk)　　begin　　if en='0' then null; <p&g

32、t;　　elsif(Rst='0') then　　Money1<=0;　　Money10<=0;　　Money100<=0;　　elsif(Clk'event and Clk='1') then

33、　　if daytime ='0' then --bai tian　　if(Meter1K<1) then 　　Money100<=0;　　Money10<=6; 　　Money1<=0;</p

34、>　　Old_Money1<=0;　　else　　Money1<=Meter100;　　Old_Money1<=Money1;　　if(Old_Money1=9 and Money1=0)

35、 then　　if(Money10=9) then　　Money10<=0;　　if(Money100=9) then　　Money100<=0;　　else

36、　　Money100<=Money100+1;　　end if;　　else　　Money10<=Money10+1;　　end if;<

37、/b>　　end if; 　　if (Meter1K=3) then　　Money100<=1;　　Money10<=8; 　　Money1<=0;<p&g

38、t;　　Old_Money1<=0;　　if (Meter1K >2 )then　　Money1<=Meter100;　　Old_Money1<=Money1;　　if(Old_Money1=9 and Money1=0) then</p&g

39、t;　　if(Money10=9) then　　Money10<=0;　　if(Money100=9) then　　Money100<=0;　　else

40、Money100<=Money100+1;　　end if;　　else　　Money10<=Money10+1;　　end if;</p&

41、gt;　　end if;　　end if ;　　end if;　　end if;　　else --

42、hei ye 　　if(Meter1K<1) then 　　Money100<=0;　　Money10<=8; 　　Money1<=0;　　Old_Money1<=0;</p&g

43、t;　　else　　Money1<=Meter100;　　Old_Money1<=Money1;　　if(Old_Money1=9 and Money1=0) then　　if(Money10=9)

44、then　　Money10<=0;　　if(Money100=9) then　　Money100<=0;　　else 　　Money100<=Money100+1;</

45、p>　　end if;　　else　　Money10<=Money10+1;　　end if;　　end

46、if;　　end if;　　if (Meter1K=3) then　　Money100<=2;　　Money10<=2; 　　Money1<=0;&l

47、t;/p>　　Old_Money1<=0;　　if (Meter1K>2) then 　　Money1<=Meter100;　　Old_Money1<=Money1;　　if(Old_Money1=9 and Money

48、1=0) then　　if(Money10=9) then　　Money10<=0;　　if(Money100=9) then　　Money100<=0;　　else </p

49、>　　Money100<=Money100+1;　　end if;　　else　　Money10<=Money10+1;　　end if;

50、　　end if; 　　end if; 　　end if ;　　end if ;

51、;　　end if ;　　end process;　　process(SEG_SEL) 　　begin　　case (SEG_SEL+1) is　　when &q

52、uot;000"=>Disp_Temp<=Meter1K;　　when "001"=>Disp_Temp<=Meter100;　　when "010"=>Disp_Temp<=Meter10;　　when "011&q

53、uot;=>Disp_Temp<=Meter1;　　when "100"=>Disp_Temp<=10;　　when "101"=>Disp_Temp<=Money100;　　when "110"=>Disp_T

54、emp<=Money10;　　when "111"=>Disp_Temp<=Money1;　　end case; 　　end process;　　process(Clk)<

55、b>　　begin　　if(Clk'event and Clk='1') then 　　SEG_SEL<=SEG_SEL+1;　　if (SEG_SEL=9) then SEG_SEL<="000";&l

56、t;p>　　else 　　Display<=Disp_Decode;　　end if;　　end if;　　end process;</p&

57、gt;　　process(Disp_Temp) 　　begin　　case Disp_Temp is　　when 0=>Disp_Decode<="0111111";

58、　when 1=>Disp_Decode<="0000110"; 　　when 2=>Disp_Decode<="1011011"; 　　when 3=>Disp_Decode<="1001111"; 　　wh

59、en 4=>Disp_Decode<="1100110"; 　　when 5=>Disp_Decode<="1101101"; 　　when 6=>Disp_Decode<="1111101"; 　　whe

60、n 7=>Disp_Decode<="0000111"; 　　when 8=>Disp_Decode<="1111111"; 　　when 9=>Disp_Decode<="1101111"; 　　when

61、 10=>Disp_Decode<="1000000"; 　　when others=>Disp_Decode<="0000000"; 　　end case;　　end process; </p&

62、gt;　　end one;　　2.3.2測(cè)速模塊　　測(cè)速模塊輸入端由Clk及Motor端組成，Clk提供計(jì)數(shù)脈沖，通過(guò)計(jì)Motor 6秒轉(zhuǎn)的圈數(shù)然后乘以10作為一分種出租車的車速，其輸出端變由SEL[2..0]及l(fā)out7[6..0]組成，前者用于掃描數(shù)碼管

63、的驅(qū)動(dòng)，后者用于顯示轉(zhuǎn)速。　　圖2.4 測(cè)速模塊　　其仿真圖如下所示：　　圖2.5 測(cè)速模塊仿真圖　　其程序如下：

64、　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity teltcl is

65、;　　port( Clk : in std_logic; 　　Motor : in std_logic;　　SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);　　lout7:out std_logic_vector(6 down

66、to 0));　　end teltcl;　　architecture one of teltcl is　　signal clk1hz :std_logic;--1HZ時(shí)鐘信號(hào);　　signal count : std_logic_vector(2 dow

67、nto 0); 　　signal clr1 :std_logic ;　　signal ena1 :std_logic; 　　signal load1 :std_logic; 　　signal CQ1,CQ2,CQ3,CQ4 : std_l

68、ogic_vector(3 downto 0); 　　SIGNAL CQA :std_logic_vector(15 DOWNTO 0);　　SIGNAL DOUT : STD_LOGIC_VECTOR(15 DOWNTO 0);　　signal s:std_logic_vector(2 downto 0);&l

69、t;/p>　　signal lout4:std_logic_vector(3 downto 0);　　SIGNAL in3,in2,in1,in0:std_logic_vector(3 downto 0);　　begin　　process(clk)

70、 　　variable cnttemp : INTEGER RANGE 0 TO 999999;　　begin　　IF clk='1' AND clk'event THEN 　　IF cnttemp=99

71、9999 THEN cnttemp:=0; 　　ELSE 　　IF cnttemp<500000 THEN clk1hz<='1'; 　　ELSE clk1hz<='0'; <b

72、>　　END IF; 　　cnttemp:=cnttemp+1; 　　END IF; 　　end if;　　end process;<p&

73、gt;　　process(Clk1hz) 　　begin　　if(Clk1hz'event and Clk1hz='1') then　　count<=count+1;　　if count<6 t

74、hen　　ena1<='1';load1<='0';clr1<='0';　　elsif count=6 then　　load1<='1';ena1<='0';clr1<='0'

75、;　　elsif count=7 then　　ena1<='0';load1<='0';clr1<='1';　　end if;　　end if

76、;　　end process;　　PROCESS(CLK,ENA1) IS　　BEGIN　　IF CLR1= '1' THEN CQ1<= "0000"; <

77、/p>　　elsif(Motor'event and Motor='1') then 　　IF ENA1= '1' THEN 　　if(CQ1="1001") then　　CQ1<="0000";&l

78、t;/p>　　if(CQ2=9) then　　CQ2<="0000";　　if(CQ3="1001") then　　CQ3<="0000";　　if(CQ4="1

79、001") then　　CQ4<="0000";　　else 　　CQ4<=CQ4+1;　　end if;<

80、;b>　　else　　CQ3<=CQ3+1;　　end if;　　else　　CQ2<=CQ2+1;

81、;　　end if;　　else 　　CQ1<=CQ1+1;　　end if;　　end if; <p

82、>　　END IF ;　　CQA<=(CQ4&CQ3&CQ2&CQ1);　　end process;　　PROCESS ( LOAD1,CQA) IS　　BEGIN</b&

83、gt;　　IF LOAD1 'EVENT AND LOAD1= '1' 　　THEN DOUT<=CQA; 　　END IF;　　END PROCESS;　　pr

84、ocess (clk)　　begin　　IN3<=DOUT(15 DOWNTO 12);　　IN2<=DOUT(11 DOWNTO 8);　　IN1<=DOUT(7 DOWNTO 4);<

85、;p>　　IN0<=DOUT(3 DOWNTO 0);　　if (clk'event and clk='1')then　　if (s="111") then　　s<="000";</p&g

86、t;　　else s<=s+1;　　end if;　　end if;　　sel<=s;　　end process;</

87、p>　　process (s)　　begin　　case s is　　when "000"=>lout4<="1111";<p&

88、gt;　　when "001"=>lout4<="1111";　　when "010"=>lout4<=in2;　　when "011"=>lout4<=in1;　　when "100&q

89、uot;=>lout4<=in0;　　when "101"=>lout4<="0000";　　when "110"=>lout4<="1111";　　when "111"=>

90、;lout4<="1111";　　when others=>lout4<="XXXX";　　end case;　　case lout4 is　　when "0000&

91、quot;=>lout7<="0111111";　　when "0001"=>lout7<="0000110";　　when "0010"=>lout7<="1011011";

92、　when "0011"=>lout7<="1001111";　　when "0100"=>lout7<="1100110";　　when "0101"=>lout7<="1101101";</

93、p>　　when "0110"=>lout7<="1111101";　　when "0111"=>lout7<="0000111";　　when "1000"=>lout7<="11

94、11111";　　when "1001"=>lout7<="1100111";　　when "1010"=>lout7<="0111111";　　when "1111"=>l

95、out7<="1000000";　　when others=>lout7<="XXXXXXX";　　end case;　　end process;　　end

96、one;　　2.3.3報(bào)警模塊　　報(bào)警模塊輸入端由Clk構(gòu)成，其主要用途在于為蜂嗚器提供不同頻率，其輸出端由spk端構(gòu)成，其是一個(gè)蜂鳴器用于報(bào)警。　　圖2.6 蜂鳴器模塊　　其仿真圖如下：<

97、/b>　　圖2.7 蜂鳴器模塊仿真圖　　其程序如下：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_a

98、rith.all;　　use ieee.std_logic_unsigned.all;　　entity teltcl is　　port( Clk : in std_logic; 　　spk : buffer std_logic);&l

99、t;/p>　　end teltcl;　　architecture one of teltcl is　　signal tone : std_logic_vector(10 downto 0);　　signal tone_count : std_logic_vector

100、(10 downto 0);　　signal tone_index : integer range 0 to 15;　　signal clk10_count : std_logic_vector(17 downto 0);　　signal time : integer range 0 to

101、150;　　signal clk10 : std_logic;　　begin　　process(clk) --generate 10hz clock signal　　begin&l

102、t;/p>　　if(clk'event and clk='1') then　　clk10_count<=clk10_count+1;　　if(clk10_count=16#3fff#) then　　clk10<=not clk10;

103、;　　end if; 　　END IF ;　　end process;　　process(clk10) 　　begin　　i

104、f(clk10'event and clk10='1') then　　if(time=150) then　　time<=0;　　else　　time<=time

105、+1;　　end if;　　end if;　　end process;　　process(clk10) 　　begin

106、;　　if(clk10'event and clk10='1') then　　case time is　　when 0=>tone_index<=3; 　　when 1=>tone_index<=3;

107、　　when 2=>tone_index<=3;　　when 3=>tone_index<=3;　　when 4=>tone_index<=5;　　when 5=>tone_index<=5;　　when

108、6=>tone_index<=5;　　when 7=>tone_index<=6;　　when 8=>tone_index<=8;　　when 9=>tone_index<=8;　　when 10=>tone_inde

109、x<=8;　　when 11=>tone_index<=9;　　when 12=>tone_index<=6;　　when 13=>tone_index<=8;　　when 14=>tone_index<=5;<

110、/p>　　when 15=>tone_index<=5;　　when 16=>tone_index<=12;　　when 17=>tone_index<=12;　　when 18=>tone_index<=12;&

111、lt;p>　　when 19=>tone_index<=15;　　when 20=>tone_index<=13;　　when 21=>tone_index<=12;　　when 22=>tone_index<=10;

112、　　when 23=>tone_index<=12;　　when 24=>tone_index<=9;　　when 25=>tone_index<=9;　　when 26=>tone_index<=9;　　when 27=&

113、gt;tone_index<=9;　　when 28=>tone_index<=9;　　when 29=>tone_index<=9;　　when 30=>tone_index<=0;　　when 31=>tone_inde

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116、;p>　　when 40=>tone_index<=5;　　when 41=>tone_index<=5;　　when 42=>tone_index<=5;　　when 43=>tone_index<=6;　　when

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122、;tone_index<=10;　　when 66=>tone_index<=10;　　when 67=>tone_index<=12;　　when 68=>tone_index<=7;　　when 69=>tone_ind

123、ex<=7;　　when 70=>tone_index<=9;　　when 71=>tone_index<=9;　　when 72=>tone_index<=6;　　when 73=>tone_index<=8;<

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126、 82=>tone_index<=0;　　when 83=>tone_index<=3;　　when 84=>tone_index<=5;　　when 85=>tone_index<=3;　　when 86=>tone

127、_index<=5;　　when 87=>tone_index<=5;　　when 88=>tone_index<=6;　　when 89=>tone_index<=7;　　when 90=>tone_index<=9

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139、ne_index<=5;　　when 137=>tone_index<=5;　　when 138=>tone_index<=0;　　when 139=>tone_index<=0;　　when others=>tone_in

140、dex<=0;　　end case;　　end if;　　end process;　　process(tone_index)　　b

141、egin　　case tone_index is　　when 0=>tone<="11111111111"; --no output　　when 1=>tone<="01100000101"; --773

142、;　　when 2=>tone<="01110010000"; --912　　when 3=>tone<="10000001100"; --1036　　when 5=>tone<="10010101101"; --1197&l

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