電梯的控制課程設(shè)計(jì)--設(shè)計(jì)一個(gè)6層電梯控制器電路

1、<p><b>　　目錄</b></p><p><b>　　摘 要2</b></p><p>　　1設(shè)計(jì)目的及要求2</p><p><b>　　2設(shè)計(jì)原理3</b></p><p>　　2.1設(shè)計(jì)實(shí)現(xiàn)原理3</p><p>　　2.

2、2電梯上下層運(yùn)行圖………………………………………………………………………………………………….4</p><p>　　2.3電梯運(yùn)行控制圖……………………………………………………………………………………………………..5</p><p><b>　　3設(shè)計(jì)內(nèi)容6</b></p><p>　　3.1基本狀態(tài)設(shè)計(jì)6</p><

3、;p><b>　　3.2模塊設(shè)計(jì)7</b></p><p><b>　　4波形仿真9</b></p><p><b>　　總結(jié)與致謝11</b></p><p><b>　　參考文獻(xiàn)12</b></p><p><b>　　附錄1

4、3</b></p><p><b>　　摘要</b></p><p>　　電梯作為垂直方向的交通工具，在高層建筑和公共場(chǎng)所已成為不可或缺的設(shè)備。中國(guó)是全球最大的電梯市場(chǎng)，也具有最強(qiáng)的電梯生產(chǎn)能力，但由于缺乏自主知識(shí)產(chǎn)權(quán)和核心技術(shù)，自主品牌占市場(chǎng)的份額很少。隨著社會(huì)需求的變化，電梯朝著節(jié)能、環(huán)保及智能化方向發(fā)展。</p><p>　　

5、EDA技術(shù)打破了軟件和硬件間的壁壘，是計(jì)算機(jī)的軟件技術(shù)與硬件實(shí)現(xiàn)、設(shè)計(jì)效率與產(chǎn)品能合二為一，它代表了電子技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。VHDL主要用于描述數(shù)字系統(tǒng)的接口，結(jié)構(gòu)和功能，它的語(yǔ)法簡(jiǎn)單易懂，移植性好。</p><p>　　本設(shè)計(jì)采用VHDL，源程序Altera公司的Quartus II軟件仿真。運(yùn)用有限狀態(tài)機(jī)的設(shè)計(jì)方法，設(shè)計(jì)了兩個(gè)進(jìn)程相互配合，狀態(tài)機(jī)進(jìn)程作為主要進(jìn)程，信號(hào)燈控制進(jìn)程作為輔助進(jìn)程。在主進(jìn)程中定

6、義了7個(gè)狀態(tài)，分別是“stopon1”“dooropen”“doorclose”“doorwait4”“up”“down”和“stop”,在電梯時(shí)鐘的觸發(fā)下，通過(guò)當(dāng)前狀態(tài)和信號(hào)燈信號(hào)判定下一狀態(tài)。信號(hào)燈控制進(jìn)程中，信號(hào)燈存儲(chǔ)按鍵請(qǐng)求情況，它的熄滅是由狀態(tài)機(jī)進(jìn)程中傳出的信號(hào)來(lái)控制。</p><p>　　關(guān)鍵字：電梯控制器，VHDL，狀態(tài)機(jī)</p><p><b>　　1設(shè)計(jì)目的及要

7、求</b></p><p>　　設(shè)計(jì)一個(gè)6層電梯控制器電路。</p><p>　?。?）用數(shù)碼管顯示電梯所在樓層號(hào)，電梯初始狀態(tài)為第一樓層。</p><p>　?。?）每樓層電梯外都有上、下樓請(qǐng)求開(kāi)關(guān)，電梯內(nèi)設(shè)有乘客到達(dá)樓層的請(qǐng)求開(kāi)關(guān)、電梯所處樓層、上升模式及下降模式的指示。</p><p>　?。?）電梯每2秒升降一層，到達(dá)有停

8、站請(qǐng)求的樓層后，經(jīng)4秒電梯門打開(kāi)，開(kāi)門指示燈亮，開(kāi)門4秒后，指示燈滅，關(guān)門，關(guān)門時(shí)間3秒，電梯繼續(xù)運(yùn)行?？梢酝ㄟ^(guò)快速關(guān)門和關(guān)門中斷信號(hào)控制。</p><p>　?。?）能記憶電梯內(nèi)外的請(qǐng)求信號(hào)，當(dāng)電梯處于上升模式時(shí)，只響應(yīng)比電梯所在位置高的樓請(qǐng)求信號(hào)，直到最后一個(gè)上樓請(qǐng)求執(zhí)行完畢，再進(jìn)入下降模式。</p><p><b>　　2設(shè)計(jì)原理</b></p>

9、<p>　　2.1 設(shè)計(jì)實(shí)現(xiàn)原理</p><p>　　控制器的功能模塊如圖2.1所示，包括主控制器、樓層選擇器、狀態(tài)顯示器、譯碼器和樓層顯示器。乘客在電梯中選擇所要到達(dá)的樓層，通過(guò)主控制器的處理，電梯開(kāi)始運(yùn)行，狀態(tài)顯示器顯示電梯的運(yùn)行狀態(tài)，電梯所在樓層數(shù)通過(guò)譯碼器譯碼從而在樓層顯示器中顯示。由于其他模塊相對(duì)簡(jiǎn)單很多，所以主控制器是核心部分。 </p><p>　　圖2.1 總體

10、設(shè)計(jì)方案</p><p>　　2.2 電梯上下層運(yùn)行流程圖</p><p>　　圖2.2 電梯上升流程圖</p><p>　　圖2.3 電梯下降流程圖</p><p>　　2.3電梯運(yùn)行控制流程圖</p><p>　　圖2.4 電梯運(yùn)行控制流程圖</p><p><b>　　3設(shè)計(jì)內(nèi)容

11、</b></p><p><b>　　3.1基本狀態(tài)設(shè)計(jì)</b></p><p>　　電梯控制器為其中的核心部件，控制其電梯的運(yùn)行情況，而其控制則由按鈕來(lái)決定，通過(guò)按鈕指示燈判斷電梯的工作狀態(tài)及顯示其運(yùn)行情況。實(shí)驗(yàn)板上輸入過(guò)大的脈沖序列，通過(guò)分頻器將高頻轉(zhuǎn)換為低頻，即buttonclk，通過(guò)此時(shí)鐘信號(hào)控制電梯信號(hào)燈。當(dāng)按鈕為高電平時(shí)，電梯開(kāi)始工作，并通過(guò)按

12、鈕信號(hào)燈決定電梯的運(yùn)行。電梯所處位置顯示通過(guò)譯碼器，再通過(guò)數(shù)據(jù)選擇器顯示到數(shù)碼管上。udsig和doorlight顯示電梯門和電梯的狀態(tài)。stoplight[6..1] fuplight[6..1] fdnlight[6..1] 顯示按鈕指示。Reset按鈕使電梯恢復(fù)到初始位置。樓層position變化相應(yīng)的數(shù)碼管也跟著變。</p><p>　　采用了七個(gè)狀態(tài)實(shí)現(xiàn)了有限狀態(tài)機(jī)：</p><p&

13、gt;　　首先說(shuō)明一下?tīng)顟B(tài)。狀態(tài)機(jī)設(shè)置了7個(gè)狀態(tài)，分別是電梯停留在l層(stoponl)、開(kāi)門(dooropen)、關(guān)門(doorclose)、開(kāi)門等待4秒(doorwait4)、上升(up)、下降(down)和停止(stop)。在實(shí)體說(shuō)明定義完端口之后，在結(jié)構(gòu)體architecture和begin之間需要有如下的定義語(yǔ)句，來(lái)定義狀態(tài)機(jī)。</p><p>　　圖3.1 狀態(tài)機(jī)轉(zhuǎn)換圖</p><

14、p><b>　　3.2 模塊設(shè)計(jì)</b></p><p>　　3.2.1 電梯主控制模塊</p><p>　　圖3.2 電梯主控制模塊</p><p>　　電梯主控制模塊端口說(shuō)明：</p><p>　　buttonclk 按鈕時(shí)鐘信號(hào) liftclk 電梯時(shí)鐘信號(hào) </p&g

15、t;<p>　　reset 復(fù)位鍵 f1upbutton 一樓上樓按鈕 </p><p>　　f2upbutton 二樓上樓按鈕 f3upbutton 三樓上樓按鈕</p><p>　　f4upbutton 四樓上樓按鈕 f5upbutton 五樓上樓按鈕</p&g

16、t;<p>　　f2dnbutton 二樓下樓按鈕 f3dnbutton 三樓下樓按鈕</p><p>　　f4dnbutton 四樓下樓按鈕 f5dnbutton 五樓下樓按鈕 </p><p>　　f6dnbutton 六樓下樓按鈕 stop1button 電梯內(nèi)部一樓按鈕</p>

17、<p>　　stop2button 電梯內(nèi)部二樓按鈕 stop3button 電梯內(nèi)部三樓按鈕</p><p>　　stop4button 電梯內(nèi)部四樓按鈕 stop5button 電梯內(nèi)部五樓按鈕</p><p>　　stop6button 電梯內(nèi)部六樓按鈕 fuplight[6..1] 每樓層上升指示燈</p>

18、<p>　　fdnlight[6..1] 每樓層下降指示燈 stoplight[6..1] 電梯內(nèi)部樓層指示燈 </p><p>　　position[2..0] 樓層位置顯示 doorlight 電梯門狀態(tài)顯示 </p><p>　　udsig 電梯上升下降顯示</p><p>　　3.2.2 分頻器模塊</p&

19、gt;<p><b>　　如圖3.3：</b></p><p>　　圖3.3 分頻器模塊</p><p><b>　　模塊端口說(shuō)明：</b></p><p>　　clk_in 電源輸入端 div_out 分頻后時(shí)鐘輸出端</p><p>　　3.2.3

20、 譯碼器模塊</p><p><b>　　如圖3.5：</b></p><p><b>　　圖3.4譯碼器模塊</b></p><p>　　aaa[2..0] 樓層位置輸出端 bbb[3..0] 譯碼輸出端</p><p>　　3.2.4 數(shù)據(jù)選擇器模塊</p>

21、<p><b>　　如圖3.5：</b></p><p>　　圖 3.5 數(shù)據(jù)選擇器模塊</p><p>　　數(shù)據(jù)選擇器模塊端口說(shuō)明：</p><p>　　input[3..0] 譯碼器輸入端 output[6..0] 數(shù)據(jù)選擇器輸出端</p><p><b>　　4 波形仿真&

22、lt;/b></p><p><b>　　示例1： </b></p><p>　　圖4.1所示仿真的是在第五層電梯外部有上升請(qǐng)求，也就是f5upbuttton信號(hào)的一個(gè)脈沖[9]，可以看到電梯從一層上升到五層，position信號(hào)由1變到5，doorlight信號(hào)‘1’表示開(kāi)門，‘0’表示關(guān)門。當(dāng)乘客進(jìn)入電梯以后，在電梯內(nèi)部要求上升到第六層，也就是stop6bu

23、tton產(chǎn)生一個(gè)脈沖，電梯上升到第6層，開(kāi)門4秒以后關(guān)門，停留在第六層，position最后的值為6。在仿真圖中看不到buttonclk，只顯示為一條黑色的線，是因?yàn)椴捎昧祟l率較大的時(shí)鐘。 再看fuplight信號(hào)燈，當(dāng)五層有上升請(qǐng)求的時(shí)候，它的值由0變到16。(注意fuplight和fdnlight是6位的二進(jìn)制向量，這里的“010000”，表示五層有請(qǐng)求；“000100”也就是4，表示三層有請(qǐng)求)。當(dāng)電梯處于第五層時(shí)，udsi

24、g=0,即此時(shí)若沒(méi)有其他請(qǐng)求，電梯處于上升模式；當(dāng)stop6button=1，即電梯內(nèi)部按了六層請(qǐng)求時(shí)，電梯門燈滅電梯開(kāi)始上升udsig=0,即處于上升模式[10]，抵達(dá)六層時(shí)，udsig=即無(wú)論什么請(qǐng)求電梯都開(kāi)始下降，且doorlight=1,即燈亮，電梯門開(kāi)。四秒之后燈滅，</p><p><b>　　圖4.1 示例1</b></p><p><b>　

25、　示例2：</b></p><p>　　圖4.2仿真的情況是，原先電梯停留在第一層，這時(shí)候電梯外第六層有下降請(qǐng)求，電梯上升到第六層，乘客進(jìn)入電梯以后要求下降到一層，與此同時(shí)，在電梯外第三層有上升請(qǐng)求，電梯首先要響應(yīng)下降請(qǐng)求然后再響應(yīng)這個(gè)上升請(qǐng)求，所以電梯得先下降到一層，然后再上升到第三層來(lái)，接著電梯內(nèi)部五樓，三樓都有請(qǐng)求信號(hào)，于是電梯升到五樓然后下降到三樓，這是符合常理的。從仿真的波形看，電梯的位置變

26、化和想象是一致的。電梯的運(yùn)行情況完全正確。最后乘客在電梯內(nèi)部要求上升到三層，所以電梯最后的停留位置為三層。</p><p><b>　　圖4.2 示例2</b></p><p><b>　　總結(jié)與致謝</b></p><p>　　通過(guò)這次課程設(shè)計(jì)，讓我明白了理論和實(shí)際操作之間差距，而且也讓我很明確得意識(shí)到自己在數(shù)電上有很多

27、的知識(shí)漏洞，以后應(yīng)該多鉆研一下。在波形仿真時(shí)，也遇到了一點(diǎn)困難,想要的結(jié)果不能在波形上得到正確的顯示，結(jié)果經(jīng)過(guò)再三檢查發(fā)現(xiàn)是Endtime設(shè)置不合理，后來(lái)改過(guò)來(lái)之后，就能觀察到正確的仿真結(jié)果了。在連接各個(gè)模塊的時(shí)候一定要注意各個(gè)輸入、輸出引腳的線寬，因?yàn)槊總€(gè)線寬是不一樣的，只要讓各個(gè)線寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適

28、合的器件，編譯才能得到完滿成功。</p><p>　　總的來(lái)說(shuō)在這次實(shí)課程設(shè)計(jì)中，我們雖然碰到了很多困難和問(wèn)題,到最后還是靠自己的努力與堅(jiān)持獨(dú)立的完成了任務(wù)。當(dāng)遇到了自己無(wú)法解決的困難與問(wèn)題的時(shí)候，還請(qǐng)教老師給予指導(dǎo)和幫助。這次設(shè)計(jì)給我最深的印象就是擴(kuò)大自己的知識(shí)面，了解更多與本專業(yè)有關(guān)的科技信息，與時(shí)代共同進(jìn)步，才能在將來(lái)成為有用的科技人才，覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)

29、到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來(lái)有了更多的信心。</p><p>　　在我的學(xué)習(xí)過(guò)程中，楊紅娟和王濤老師也給了我耐心的指導(dǎo)和幫助。我在此對(duì)各位老師表示誠(chéng)摯的感謝！</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 黃仁欣．EDA技術(shù)實(shí)用教程．北京：清華大學(xué)出版社，200

30、6</p><p>　　[2] 潘松，黃繼業(yè)．EDA技術(shù)與VHDL．北京：清華大學(xué)出版社，2009</p><p>　　[3] 江國(guó)強(qiáng)編著．EDA技術(shù)與應(yīng)用（第三版）．.北京：電子工業(yè)出版社，2010</p><p>　　[4] 夏宇聞編著．Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程．.北京：北京航空航天大學(xué)出版社，2008</p><p>　　

31、[5] 周祖成，程曉軍，馬卓釗編著．?dāng)?shù)字電路與系統(tǒng)教學(xué)實(shí)驗(yàn)教程．北京：科學(xué)出版社，2010</p><p>　　[6] 周潤(rùn)景，蘇良碧．基于Quartus II 的數(shù)字系統(tǒng)Verilog HDL設(shè)計(jì)實(shí)例詳解．北京：電子工業(yè)出版社，2010</p><p>　　[7] (美國(guó))Sanir Palnitkar 譯者：夏宇聞 胡燕祥 刁嵐松．Verilog HDL數(shù)字設(shè)計(jì)與綜合（第2版）．北京：

32、電子工業(yè)出版社，2009</p><p>　　[8] 云創(chuàng)工作室．Verilog HDL程序設(shè)計(jì)與實(shí)踐．北京：人民郵電出版社，2009</p><p>　　[9] 劉福奇，劉波．Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講．北京：電子工業(yè)出版社，2009</p><p>　　[10] 張延偉，楊金巖，葛愛(ài)學(xué)．verilog hdl程序設(shè)計(jì)實(shí)例詳解．北京：人民郵電出版社

33、，2008</p><p><b>　　附錄</b></p><p><b>　　分頻器程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_

34、logic_unsigned.all;</p><p>　　entity div is </p><p><b>　　port( </b></p><p>　　clk_in:in std_logic;</p><p>　　div_out:out std_logic</p><p><b>

35、;　　);</b></p><p><b>　　end;</b></p><p>　　architecture a of div is </p><p>　　signal fre_N:integer range 0 to 10;</p><p>　　signal clk_tmp:std_logic;</

36、p><p><b>　　begin </b></p><p>　　div_out<=clk_tmp;</p><p>　　process(clk_in)</p><p><b>　　begin </b></p><p>　　if falling_edge(clk_in) t

37、hen </p><p>　　if fre_N>10 then </p><p><b>　　fre_N<=0;</b></p><p>　　clk_tmp<=not clk_tmp;</p><p>　　else fre_N<=fre_N+1;</p><p><

38、b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end a;</b></p><p><b>　　譯碼器程序：</b></p><

39、p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity yima is</p><p><b>　　port(</b></p>

40、<p>　　aaa:integer range 1 to 6;</p><p>　　bbb:out std_logic_vector(3 downto 0)</p><p><b>　　);</b></p><p><b>　　end;</b></p><p>　　architect

41、ure a of yima is</p><p><b>　　begin</b></p><p>　　process(aaa)</p><p><b>　　begin</b></p><p>　　if aaa=1 then bbb<="0001";</p>&

42、lt;p>　　elsif aaa=2 then bbb<="0010";</p><p>　　elsif aaa=3 then bbb<="0011";</p><p>　　elsif aaa=4 then bbb<="0100";</p><p>　　elsif aaa=5 the

43、n bbb<="0101";</p><p>　　elsif aaa=6 then bbb<="0110";</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end a;</b

44、></p><p><b>　　數(shù)據(jù)選擇器程序：</b></p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity led is </p><p><b>　　port(</

45、b></p><p>　　input:in std_logic_vector(3 downto 0);</p><p>　　output:out std_logic_vector(6 downto 0)</p><p><b>　　);</b></p><p><b>　　end;</b>&l

46、t;/p><p>　　architecture a of led is </p><p><b>　　begin </b></p><p>　　output<="0110000" when input="0001" else</p><p>　　"1101101&quo

47、t; when input="0010" else</p><p>　　"1111001" when input="0011" else </p><p>　　"0110011" when input="0100" else</p><p>　　"10110