eda技術(shù)課程設(shè)計(jì)---鬧鐘系統(tǒng)設(shè)計(jì)

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2023年全國(guó)碩士研究生考試考研英語(yǔ)一試題真題（含答案詳解+作文范文）_第1頁(yè)

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文檔簡(jiǎn)介

1、　　課程設(shè) 計(jì)　　2012年 3 月2日　　課程設(shè)計(jì)任務(wù)書　　課程 EDA技術(shù)課程設(shè)計(jì)　　題目鬧鐘系統(tǒng)的設(shè)計(jì)　　專業(yè) 電子信息工程姓名

2、學(xué)號(hào) 　　主要內(nèi)容、基本要求、主要參考資料等　　主要內(nèi)容：　　設(shè)計(jì)并制作一個(gè)帶鬧鐘功能的24小時(shí)計(jì)時(shí)器。它包括以下幾個(gè)組成部分：　　1、顯示屏，由4 個(gè)七段數(shù)碼管組成，用于顯示當(dāng)前時(shí)間(時(shí)：分)或設(shè)置的鬧鐘時(shí)間；<

3、;/p>　　2、數(shù)字鍵，實(shí)現(xiàn)‘0’—‘9’的輸入，用于輸入新的時(shí)間或新的鬧鐘時(shí)間；　　3、TIME(時(shí)間)鍵，用于確定新的時(shí)間設(shè)置；　　4、ALARM(鬧鐘)鍵，用于確定新的鬧鐘時(shí)間設(shè)置，或顯示已設(shè)置的鬧鐘時(shí)間；　　5、揚(yáng)聲器，在當(dāng)前時(shí)鐘時(shí)間與鬧鐘時(shí)間相同時(shí)，發(fā)出蜂鳴聲</p&g

4、t;　　基本要求：　　1、計(jì)時(shí)功能：這是本計(jì)時(shí)器設(shè)計(jì)的基本功能，每隔一分鐘計(jì)時(shí)一次，并在顯示屏上顯示當(dāng)前時(shí)間。　　2、鬧鐘功能：如果當(dāng)前時(shí)間與設(shè)置的鬧鐘時(shí)間相同，則揚(yáng)聲器發(fā)出蜂鳴聲。　　3、設(shè)置新的計(jì)時(shí)器時(shí)間：用戶用數(shù)字鍵輸入新的時(shí)間，然后按"

5、TIME"鍵確認(rèn)。在輸入過程中，輸入數(shù)字在顯示屏上從右到左依次顯示。例如，用戶要設(shè)置新的時(shí)間12：34，則按順序輸入“1”，“2”，“3”，“4”，與之對(duì)應(yīng)，顯示屏上依次顯示的信息為：“1”，“12”，“123”，“1234"。如果用戶在輸入任意幾個(gè)數(shù)字后較長(zhǎng)時(shí)間內(nèi)，例如5 s，沒有按任何鍵，則計(jì)時(shí)器恢復(fù)到正常的計(jì)時(shí)顯示狀態(tài)。　　主要參考資料：</b&

6、gt;　　[1] 潘松著.EDA技術(shù)實(shí)用教程(第二版). 北京：科學(xué)出版社,2005.　　[2] 康華光主編.電子技術(shù)基礎(chǔ) 模擬部分. 北京：高教出版社,2006.　　[3] 閻石主編.數(shù)字電子技術(shù)基礎(chǔ). 北京：高教出版社,2003.　　完成期限 2012.3.11

7、 　　指導(dǎo)教師 　　專業(yè)負(fù)責(zé)人 　　2012年 3月7日　　一、總體設(shè)計(jì)思想　　1.基本

8、原理　　數(shù)字鬧鐘電路的基本結(jié)構(gòu)由兩個(gè)60進(jìn)制計(jì)數(shù)器和一個(gè)24進(jìn)制計(jì)數(shù)器組成，分別對(duì)秒、分、小時(shí)進(jìn)行計(jì)時(shí)，當(dāng)計(jì)時(shí)到23時(shí)59分59秒時(shí)，再來一個(gè)計(jì)數(shù)脈沖，則計(jì)數(shù)器清零，重新開始計(jì)時(shí)。秒計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘CLK為1Hz的標(biāo)準(zhǔn)信號(hào)。當(dāng)數(shù)字鬧鐘處于計(jì)時(shí)狀態(tài)時(shí)，秒計(jì)數(shù)器的進(jìn)位輸出信號(hào)作為分鐘計(jì)數(shù)器的計(jì)數(shù)信號(hào)，分鐘計(jì)數(shù)器的進(jìn)位輸出信號(hào)又作為小時(shí)計(jì)數(shù)器的計(jì)數(shù)信號(hào)時(shí)、分、秒的計(jì)時(shí)結(jié)果通過6個(gè)數(shù)

9、碼管來動(dòng)態(tài)顯示。因此，通過模式選擇信號(hào)KEY1、KEY2控制數(shù)字鐘的工作狀態(tài)，即控制數(shù)字鐘，使其分別工作于正常計(jì)時(shí)，調(diào)整分、時(shí)和設(shè)定鬧鐘分、時(shí)5個(gè)狀態(tài)。當(dāng)數(shù)字鬧鐘處于計(jì)時(shí)狀態(tài)時(shí)，3個(gè)計(jì)數(shù)器允許計(jì)數(shù)，且秒、分、時(shí)計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)分別為CLK,秒的進(jìn)位, 分的進(jìn)位;當(dāng)數(shù)字鬧鐘處于調(diào)整時(shí)間狀態(tài)時(shí)，被調(diào)的分或時(shí)會(huì)一秒一秒地增加；當(dāng)數(shù)字鐘處于鬧鐘定時(shí)狀態(tài)時(shí)，可以設(shè)定小時(shí)和分；當(dāng)計(jì)時(shí)到所設(shè)定的時(shí)刻時(shí)，驅(qū)動(dòng)揚(yáng)聲器，持續(xù)1分鐘。

10、　　2.設(shè)計(jì)框圖　　二、設(shè)計(jì)步驟和調(diào)試過程　　1、總體設(shè)計(jì)電路　　(1) CLK為外部時(shí)鐘信號(hào),RESET為復(fù)位信號(hào). (2) 當(dāng)KEY為高電平(KEY= '1')時(shí),表示用戶按下數(shù)字鍵(&q

11、uot;0"～"9"). (3) 當(dāng)ALARM_BUTTON為高電平時(shí),表示用戶按下"ALARM"鍵. (4) 當(dāng)TIME_BUTTON為高電平時(shí),表示用戶按下"TIME"鍵. (5) 當(dāng)LOAD_NEW_A為高電平時(shí),控制(鬧鐘時(shí)間寄存器)加載新的鬧鐘時(shí)間值. (6) 當(dāng)LOAD_NEW_C為高電平時(shí),控制(時(shí)鐘計(jì)數(shù)器)設(shè)置新的時(shí)間值

12、. (7) 當(dāng)SHOW_NEW_TIME為高電平時(shí),控制(七段數(shù)碼顯示電路)顯示新的時(shí)間值,即用戶通過數(shù)字鍵輸入的時(shí)間;否則,當(dāng)SHOW_NEW_TIME為低電平時(shí),根據(jù)SHOW_A信號(hào)的值控制顯示當(dāng)前時(shí)間或鬧鐘時(shí)間. 根據(jù)設(shè)計(jì)要求及端口設(shè)置,需要五個(gè)狀態(tài)來實(shí)現(xiàn): S0:表示電路初態(tài)即正常時(shí)鐘計(jì)數(shù)狀態(tài),完成前面設(shè)計(jì)功能 (1) 的工作. S1:接收鍵盤輸入狀態(tài).在狀態(tài)S0時(shí)用戶按下數(shù)字鍵后進(jìn)入此狀態(tài).在此

13、狀態(tài)下,顯示屏上顯示的是用戶鍵入的數(shù)字. S2:設(shè)置新的鬧　　模塊設(shè)計(jì)和相應(yīng)模塊程序　?。?）頂層文件：　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL;<

14、;p>　　ENTITY clock IS 　　PORT ( CLK12MHZ : IN STD_LOGIC; 　　CLK8HZ : IN STD_LOGIC; 　　SPKOUT : OUT STD_LOGIC; 　　CLK

15、: IN STD_LOGIC;　　KEY1 : IN STD_LOGIC;　　KEY2 : IN STD_LOGIC_VECTOR(1 DOWNTO 0);　　H1,H2,M1,M2,S1,S2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));<

16、p>　　END;　　ARCHITECTURE one OF clock IS　　COMPONENT shizhong　　PORT (clk : in std_logic;　　md1 : in std_logic;&l

17、t;/p>　　md2 : in std_logic_vector(1 downto 0);　　clken : out std_logic;　　h1,h2,m1,m2,s1,s2: out std_logic_vector(3 downto 0));　　END COMPONENT

18、;　　COMPONENT NoteTabs　　PORT ( clk : IN STD_LOGIC;　　ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) );　　END COMPONENT;<p

19、>　　COMPONENT ToneTaba　　PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ;　　Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0); 　　en : in std_logic);

20、　　END COMPONENT;　　COMPONENT Speakera　　PORT ( clk : IN STD_LOGIC;　　Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0);　　SpkS : OUT STD_

21、LOGIC );　　END COMPONENT;　　SIGNAL Tone :STD_LOGIC_VECTOR (10 DOWNTO 0);　　SIGNAL ToneIndex :STD_LOGIC_VECTOR (3 DOWNTO 0);　　SIGNAL

22、 clken :STD_LOGIC;　　SIGNAL en :STD_LOGIC;　　BEGIN　　u1 : Shizhong PORT MAP (clk=>CLK,md1=>KEY1,md2=>KEY2,clken=>en,

23、　　h1=>h1,h2=>h2,m1=>m1,m2=>m2,s1=>s1,s2=>s2);　　u2 : NoteTabs PORT MAP (clk=>CLK8HZ, ToneIndex=>ToneIndex);　　u3 : ToneTaba PORT MAP (I

24、ndex=>ToneIndex,Tone=>Tone,en=>en);　　u4 : Speakera PORT MAP (clk=>CLK12MHZ,Tone=>Tone, SpkS=>SPKOUT );　　END;　?。?）時(shí)鐘控制模塊：

25、　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity shizhong is　　port( clk: i

26、n std_logic;　　md1:in std_logic;　　md2:in std_logic_vector(1 downto 0);　　clken:out std_logic;　　h1,h2,m1,m2,s1,s2:out std_logic_vector(3 do

27、wnto 0));　　end shizhong;　　architecture one of shizhong is　　signal hou1:std_logic_vector(3 downto 0);　　signal hou2:std_logic_vector(3 dow

28、nto 0);　　signal min1:std_logic_vector(3 downto 0);　　signal min2:std_logic_vector(3 downto 0);　　signal seth1:std_logic_vector(3 downto 0);

29、;　　signal seth2:std_logic_vector(3 downto 0);　　signal setm1:std_logic_vector(3 downto 0);　　signal setm2:std_logic_vector(3 downto 0);　　signal sec1:std_logic_

30、vector(3 downto 0);　　signal sec2:std_logic_vector(3 downto 0);　　begin　　-----------------------------------------------小時(shí)十位<

31、p>　　h110:process(clk,hou2,min1,min2,sec1,sec2,md1,md2)　　begin　　if clk'event and clk='1' then　　if (hou1="0010" and

32、 hou2="0011")and(min1="0101" and min2="1001") 　　and (sec1="0101" and sec2="1001") then　　hou1<="0000";

33、;　　elsif hou1="0010"and hou2="0011"and md1='0' 　　and md2="01" then--當(dāng)時(shí)間為23點(diǎn)且處于校時(shí)狀態(tài)時(shí)　　hou1<="0000";<p&

34、gt;　　elsif (hou2="1001"and(min1="0101" and min2="1001") 　　and (sec1="0101" and sec2="1001"))or (hou2="1001"and md1='0' and md2=&quo

35、t;01") 　　then　　hou1<=hou1+1;　　end if;　　end if;　　en

36、d process h110;　　-----------------------------------------------小時(shí)個(gè)位　　h220:process(clk,min1,min2,sec1,sec2,md1,md2,hou1)　　begin

37、　　if clk'event and clk='1' then　　if (hou1="0010" and hou2="0011")and(min1="0101" and min2="1001") 　　and (sec1="

38、0101" and sec2="1001") then　　hou2<="0000";　　elsif hou2="1001"and(min1="0101" and min2="1001") 　　and

39、 (sec1="0101" and sec2="1001") then　　hou2<="0000";　　elsif (hou2="1001"and md1='0' and md2="01")<p&

40、gt;　　or (hou1="0010"and hou2="0011") then　　hou2<="0000";--md<='1';--　　elsif ((min1="0101" and min2="1001") and (se

41、c1="0101" and sec2="1001"))　　or (md1='0' and md2="01") then　　hou2<=hou2+1;--speak<=clk;--　　end if;</b

42、>　　end if;　　end process h220;　　-----------------------------------------------分鐘十位 　　m110:process(clk,min2,sec1,s

43、ec2,md1,md2)　　begin　　if clk'event and clk='1' then　　if (min1="0101" and min2="1001") and (sec1="0101&

44、quot; and sec2="1001") then 　　min1<="0000";　　elsif min1="0101"and min2="1001"and (md1='0' and md2="00")then

45、　　min1<="0000";　　elsif (min2="1001"and (sec1="0101" and sec2="1001")) 　　or (min2="1001"and md1='0' and md2

46、="00")then　　min1<=min1+1;　　end if;　　end if;--end if;　　end process m110;　　----------

47、------------------------------------分鐘個(gè)位 　　m220:process(clk,sec1,sec2,md1,md2)　　begin　　if clk'event and clk='1' then

48、;　　if min2="1001"and (sec1="0101" and sec2="1001")then　　min2<="0000";　　elsif min2="1001"and (md1='0' and m

49、d2="00")then　　min2<="0000";　　else if (sec1="0101" and sec2="1001") or(md1='0' and md2="00")then<p&

50、gt;　　min2<=min2+1;　　end if;　　end if;end if;　　end process m220;　　---------------------------------------------秒十位

51、　　s110:process(clk)　　begin　　if clk'event and clk='1' then　　if (sec1="0101" and sec2="1001&

52、quot;)then　　sec1<="0000";　　else if sec2="1001"then　　sec1<=sec1+1;　　end if;<p

53、>　　end if;end if;　　end process s110;　　--------------------------------------------秒個(gè)位 　　s220:process(clk)　　begin&

54、lt;/p>　　if clk'event and clk='1' then　　if sec2="1001" then　　sec2<="0000";　　else sec2<=sec2+1;

55、　　end if;　　end if;　　end process s220;　　-------------------------------------------時(shí)間設(shè)置小時(shí)部分 <p&

56、gt;　　sethour1:process(clk,seth2)　　begin　　if clk'event and clk='1' then　　if seth1="0010"and seth2="0011" th

57、en　　seth1<="0000";　　elsif seth2="1001" then　　seth1<=seth1+1;　　end if;<p&

58、gt;　　end if;　　end process sethour1;　　sethour2:process(clk,md1,md2,seth1)　　begin　　if clk'event

59、and clk='1' then　　if (seth1="0010"and seth2="0011")or seth2="1001"then　　seth2<="0000";　　elsif md1='1&#

60、39; and md2="00" then　　seth2<=seth2+1;　　end if;　　end if;　　end process sethour2;</p

61、>　　-------------------------------------------時(shí)間設(shè)置分鐘部分 　　setmin1:process(clk,setm2)　　begin　　if clk'event and clk='1

62、' then　　if setm1="0101"and setm2="1001"then　　setm1<="0000";　　elsif setm2="1001"then　　setm

63、1<=setm1+1;　　end if;　　end if;　　end process setmin1;　　setmin2:process(clk,md1,md2)&l

64、t;p>　　begin　　if clk'event and clk='1'then　　if setm2="1001"then　　setm2<="0000";

65、　elsif md1='1' and md2="01"then　　setm2<=setm2+1;　　end if;　　end if;　　end proce

66、ss setmin2;　　--------------------------------------------鬧鈴　　speaker:process(clk,hou1,hou2,min1,min2)　　begin　　if clk&

67、#39;event and clk='1'then　　if seth1=hou1 and seth2=hou2 and setm1=min1 and setm2=min2 then　　clken<='1';　　else clken<='0';</p

68、>　　end if;　　end if;　　end process speaker;　　disp:process(md1,hou1,hou2,min1,min2,sec1,sec2,seth1,seth2,set

69、m1,setm2)　　begin　　if md1='0' then---------------計(jì)時(shí)時(shí)間顯示和設(shè)置模式　　h1<=hou1;h2<=hou2;　　m1<=min1;m2<

70、=min2;　　s1<=sec1;s2<=sec2;　　else -----------鬧鈴時(shí)間現(xiàn)實(shí)和設(shè)置模式　　h1<=seth1;h2<=seth2;　　m1<=setm1;m2<=setm2;<

71、;/p>　　s1<="1111";s2<="1111";　　end if;　　end process disp;　　end one;

72、　?。?）樂曲演奏模塊：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY Speakera IS<

73、p>　　PORT ( clk : IN STD_LOGIC;　　Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0);　　SpkS : OUT STD_LOGIC );　　END;　　ARCH

74、ITECTURE one OF Speakera IS　　SIGNAL PreCLK, FullSpkS : STD_LOGIC;　　BEGIN　　DivideCLK : PROCESS(clk)　　VARIABLE Count4 :

75、 STD_LOGIC_VECTOR (3 DOWNTO 0) ;　　BEGIN　　PreCLK <= '0'; -- 將CLK進(jìn)行16分頻，PreCLK為CLK的16分頻　　IF Count4>11 THEN PreCLK <= '

76、;1'; Count4 := "0000";　　ELSIF clk'EVENT AND clk = '1' THEN Count4 := Count4 + 1; 　　END IF;　　END PROCESS;&l

77、t;/p>　　GenSpkS : PROCESS(PreCLK, Tone)-- 11位可預(yù)置計(jì)數(shù)器 　　VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0);　　BEGIN　　IF PreCLK&#

78、39;EVENT AND PreCLK = '1' THEN　　IF Count11 = 16#7FF# THEN Count11 := Tone ; FullSpkS <= '1'; 　　ELSE Count11 := Count11 + 1; FullSpkS <= '0'; END IF

79、;　　END IF;　　END PROCESS;　　DelaySpkS : PROCESS(FullSpkS)--將輸出再2分頻，展寬脈沖，使揚(yáng)聲器有足夠功率發(fā)音　　VARIABLE Count2 : STD_LOGIC;</p

80、>　　BEGIN　　IF FullSpkS'EVENT AND FullSpkS = '1' THEN Count2 := NOT Count2;　　IF Count2 = '1' THEN SpkS <= '1';<

81、/p>　　ELSE SpkS <= '0'; 　　END IF;　　END IF;　　END PROCESS;　　END;&l

82、t;/b>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY NoteTabs IS　　PORT (

83、clk : IN STD_LOGIC;　　ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) );　　END;　　ARCHITECTURE one OF NoteTabs IS　　CO

84、MPONENT MUSIC --音符數(shù)據(jù)ROM　　PORT(address : IN STD_LOGIC_VECTOR (7 DOWNTO 0);　　inclock : IN STD_LOGIC ;　　q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0));&l

85、t;/p>　　END COMPONENT;　　SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0);　　BEGIN　　CNT8 : PROCESS(clk,Counter)<p

86、>　　BEGIN　　IF Counter=138 THEN Counter <= "00000000";　　ELSIF (clk'EVENT AND clk = '1') THEN Counter <= Counter+1; END IF;</p&

87、gt;　　END PROCESS;　　u1 : MUSIC PORT MAP(address=>Counter , q=>ToneIndex, inclock=>clk);　　END;　　LIBRARY IEEE;

88、　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY ToneTaba IS　　PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ;　　Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO

89、0);　　en : IN STD_LOGIC);　　END;　　ARCHITECTURE one OF ToneTaba IS　　BEGIN

90、PROCESS(Index,en)　　BEGIN　　IF en='0' THEN Tone<="11111111111";--使能信號(hào) 　　ELSE

91、CASE Index IS -- 譯碼電路，查表方式，控制音調(diào)的預(yù)置數(shù) 　　WHEN "0000" => Tone<="11111111111" ; 　　WHEN "0001" => Tone<="01100000101" ; <

92、/p>　　WHEN "0010" => Tone<="01110010000" ; 　　WHEN "0011" => Tone<="10000001100" ; 　　WHEN "0101" => T

93、one<="10010101101" ; 　　WHEN "0110" => Tone<="10100001010" ; 　　WHEN "0111" => Tone<="10101011100" ; &l

94、t;p>　　WHEN "1000" => Tone<="10110000010" ; 　　WHEN "1001" => Tone<="10111001000" ; 　　WHEN "1010" => Tone<=&q

95、uot;11000000110" ; 　　WHEN "1100" => Tone<="11001010110" ; 　　WHEN "1101" => Tone<="11010000100" ; 　　W

96、HEN "1111" => Tone<="11011000000" ; 　　WHEN OTHERS => NULL;　　END CASE;　　END IF;

97、　　END PROCESS;　　END;　　LIBRARY ieee;　　USE ieee.std_logic_1164.all;　　LIBRARY altera_mf;

98、　　USE altera_mf.altera_mf_components.all;　　ENTITY music IS　　PORT　　( address: IN STD_LOGIC_VECTOR (7 DOWNTO 0);　　i

99、nclock: IN STD_LOGIC ;　　q: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));　　END music;　　ARCHITECTURE SYN OF music IS　　SIGNAL sub_wire0: STD_LOG

100、IC_VECTOR (3 DOWNTO 0);　　COMPONENT altsyncram　　GENERIC (intended_device_family: STRING;　　width_a: NATURAL;　　widthad_a: NATURAL;<

101、;/p>　　numwords_a: NATURAL;　　operation_mode: STRING;　　outdata_reg_a: STRING;　　address_aclr_a: STRING;　　outdata_aclr

102、_a: STRING;　　width_byteena_a: NATURAL;　　init_file: STRING;　　lpm_hint: STRING;　　lpm_type: STRING);　　PORT (

103、 clock0: IN STD_LOGIC ;　　address_a: IN STD_LOGIC_VECTOR (7 DOWNTO 0);　　q_a: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));　　END COMPONENT;<b

104、>　　BEGIN　　q <= sub_wire0(3 DOWNTO 0);　　altsyncram_component : altsyncram　　GENERIC MAP (　　intended_device_family =>

105、 "Cyclone",　　width_a => 4,　　widthad_a => 8,　　numwords_a => 256,　　operation_mode => "ROM",<

106、;p>　　outdata_reg_a => "UNREGISTERED",　　address_aclr_a => "NONE",　　outdata_aclr_a => "NONE",　　width_byteena_a =>

107、1,　　init_file => "data1.mif",　　lpm_hint => "ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2",　　lpm_type => "altsyncram")<

108、;/p>　　PORT MAP ( clock0 => inclock,　　address_a => address,　　q_a => sub_wire0);　　END SYN;　　3、仿真

109、及仿真結(jié)果分析　　本實(shí)驗(yàn)是以KEY2、KEY1為控制整個(gè)鬧鐘的校時(shí)，校分，校鬧鐘時(shí)、分，分別將KEY2[1],KEY2[0],KEY1，送到實(shí)驗(yàn)上的三個(gè)鍵，由這三個(gè)鍵來控制整個(gè)校時(shí)，分，鬧鐘時(shí)，校鬧鐘分的過程，加上分別連接的鍵叫A,B,C鍵，則當(dāng)A=0，B=1,C=0時(shí)是對(duì)時(shí)鐘進(jìn)行校時(shí)，時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加。仿真波形：

110、;　　仿真圖1　　當(dāng)A=0，B=0,C=0時(shí)是對(duì)時(shí)鐘進(jìn)行校分，分個(gè)位和分十位會(huì)以六十進(jìn)制循環(huán)增加，并且不對(duì)時(shí)進(jìn)位。仿真波形：　　仿真圖2　　當(dāng)A=0，B=1,C=1時(shí)是對(duì)鬧鐘進(jìn)行校分，鬧鐘時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加。仿真波形：</p&g

111、t;　　仿真圖3　　當(dāng)A=0，B=0,C=1時(shí)是對(duì)鬧鐘進(jìn)行校時(shí)，鬧鐘分個(gè)位和分十位會(huì)以六十進(jìn)制循環(huán)增加，并且不對(duì)時(shí)進(jìn)位。仿真波形：　　仿真圖4　　而當(dāng)A=1，B=0,C=0或者A=1，B=1,C=0是正常的計(jì)時(shí)時(shí)間，

112、秒從零開始計(jì)時(shí)，每秒加一，當(dāng)?shù)竭_(dá)五十九在來一個(gè)脈沖后，秒十位和秒個(gè)位清零，從零開始直到六十一直循環(huán)，并且向分個(gè)位清零；分位的原理同秒的一樣；而時(shí)與秒，分的不同之處是，當(dāng)時(shí)計(jì)數(shù)到二十三時(shí)清零并且不向任何位進(jìn)位。仿真波形：　　仿真圖5　　另外當(dāng)計(jì)數(shù)的時(shí)，分和鬧鐘所事先設(shè)置時(shí)、分相等時(shí)，歌曲會(huì)響起，作為鬧鐘并且維持一分鐘，

113、一分鐘歌曲自動(dòng)停止。　　4、實(shí)驗(yàn)調(diào)試結(jié)果　　為驗(yàn)證所設(shè)計(jì)程序是否正確，將程序下載進(jìn)行硬件測(cè)試。在QuartusⅡ開發(fā)環(huán)境中進(jìn)行管腳鎖定，連接好數(shù)碼管驅(qū)動(dòng)電路，然后將目標(biāo)文件下載到器件中。最終可以看到時(shí)、分、秒正常顯示。引腳分配如下（選擇模式5）　　圖6<

114、;/b>　　三、結(jié)論及心得體會(huì)　　這次課程設(shè)計(jì)業(yè)使我明白了自己還有很多很多的不足，在以后的學(xué)習(xí)中應(yīng)該多多的注意實(shí)踐知識(shí)的訓(xùn)練和積累，不斷的開拓自己的動(dòng)手能力，不斷的訓(xùn)練自己的動(dòng)手能力。這次課程設(shè)計(jì)讓我深深的明白了自己以后該做什么，該怎么去做。　　經(jīng)過一周的努力終于完成鬧

115、鐘系統(tǒng)的設(shè)計(jì)，鬧鐘系統(tǒng)是由七個(gè)部分組成，其中包括譯碼器、鍵盤緩沖器、分頻器、記數(shù)器、寄存器、顯示器、控制器　　由七個(gè)數(shù)碼管組成的顯示屏可以正常顯示時(shí)間，并且可以通過數(shù)字鍵重新設(shè)置鬧鐘時(shí)間，經(jīng)過仿真測(cè)試各個(gè)功能鍵工作正常，鬧鐘發(fā)出蜂鳴聲，達(dá)到了設(shè)計(jì)要求。　　在以后的學(xué)習(xí)中我會(huì)更加的努力，希望自己能有更好的表現(xiàn)和發(fā)展，在學(xué)習(xí)方法中也要有所改進(jìn)，努力做好每一件

116、事。　　參考資料　　[1] 潘松著.EDA技術(shù)實(shí)用教程(第二版). 北京：科學(xué)出版社,2005.　　[2] 康華光主編.電子技術(shù)基礎(chǔ) 模擬部分. 北京：高教出版社,2006.　　[3] 閻石主編.數(shù)字電子技術(shù)基礎(chǔ). 北京：高教出版社,

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