《eda》課程設(shè)計之手表鬧鐘設(shè)計

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文檔簡介

1、　　《電子設(shè)計自動化》　　課程設(shè)計　　題目：帶鬧鐘功能的數(shù)字石英時鐘電路 　　院（系）信息科學(xué)與工程學(xué)院 　　專

2、業(yè) 通信工程 　　屆別 2011級 　　班級 　　學(xué) 號 <

3、;p>　　姓名 　　任課老師 　　摘要:　　本課程設(shè)計旨在設(shè)計一個可用EP2C5T144C8芯片實現(xiàn)的簡易手表電路，帶有24小時循環(huán)功能、時

4、間設(shè)定功能、鬧鐘功能以及星期顯示功能。通過EDA課程的深入學(xué)習(xí)，電子設(shè)計自動化技術(shù)，先用文字描述出電路功能，通過自頂向下思想，構(gòu)思出所需小單元模塊，再分別寫出組成電路所需要的模塊的程序，并用QUARTERS軟件生成各個模塊的系統(tǒng)框圖，新建block diagram文件，添加各個模塊，然后用線路連接好。調(diào)試成功后進行波形仿真，檢驗電路的正確性，并加以修改與改進。其次，將程序下載到芯片里，進行硬件測試。<p&

5、gt;　　結(jié)果硬件功能與設(shè)想一致，結(jié)論：手表儀器可用EDA實現(xiàn)其軟件功能，用EP2C5T144C8芯片及各種簡單電子器件實現(xiàn)其硬件功能。　　目錄　　1正文·············

6、3;····································&#

7、183;······2　　1.1系統(tǒng)設(shè)計·························

8、;························2 　　1.2單元電路設(shè)計······

9、;····································

10、83;··2　　1.3系統(tǒng)設(shè)計·····························

11、····················7　　1.4結(jié)論············

12、;····································

13、83;····7　　2參考文獻···························&#

14、183;·························7　　正文

15、　　系統(tǒng)設(shè)計　　設(shè)計要求：帶鬧鐘功能的數(shù)字石英時鐘電路（難度系數(shù)1.1）　　要求：LED數(shù)碼管顯示小時、分鐘及秒；時間可任意設(shè)置；外部時鐘信號采用石英晶振頻率（32768HZ）；可設(shè)定鬧鐘時間，鬧鐘時間到發(fā)出警告信號。　　系統(tǒng)設(shè)計方案：&

16、lt;/p>　　設(shè)計方案1，在block program文件里直接列出所有需要的小模塊，各個小模塊為最基礎(chǔ)的模塊，不可再劃分，然后進行連接，實現(xiàn)功能; 　　設(shè)計方案2，將系統(tǒng)劃分為定時、計數(shù)、鬧鐘三大塊，每塊分別獨立設(shè)計，生成block文件，最后將三大塊組合起來。

17、　　方案1的方法直接簡單，但是線路會比較復(fù)雜，排查問題也比較困難；方案2分層設(shè)計，框圖會簡潔明了，但是設(shè)計步驟比方案1多了一步把小模塊整合。2個方案都可行，筆者選擇第一種方案。　　單元電路設(shè)計　　該設(shè)計電路分為四大塊：時鐘電路部分、定時部分、鬧鐘部分、數(shù)碼管輸出選擇部分　　。

18、接下去一一介紹它們的組成，程序，及系統(tǒng)框圖。　　1.時鐘電路部分由2個10進制計數(shù)器，2個6進制計數(shù)器，1個24進制計數(shù)器組成，起始輸入脈沖頻率為32768HZ，經(jīng)過一個32768計數(shù)器。　　10進制程序　　LIBRARY IEEE;

19、　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY COUNT_10 IS　　PORT ( CLK,RST,EN :IN STD_LOGIC ;　　Q:OUT STD_LOG

20、IC_VECTOR(3 DOWNTO 0);　　COUT : OUT STD_LOGIC );　　END COUNT_10 ; 　　ARCHITECTURE bhv OF COUNT_10 IS　　SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNT

21、O 0);　　SIGNAL Q2: STD_LOGIC ;　　BEGIN　　PROCESS (CLK, RST, EN ) 　　BEGIN　　IF RS

22、T ='1' THEN Q1 <= (OTHERS =>'0');　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF EN ='0' THEN　　IF Q1 <9 THEN Q1 <= Q1

23、+1;COUT <= '0';　　ELSE Q1 <= (OTHERS =>'0');COUT <='1'; 　　END IF;　　END IF; END IF; &

24、lt;p>　　END PROCESS;　　Q <= Q1；　　END bhv ;　　6進制程序　　LIBRARY IEEE;

25、　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY COUNT_10 IS　　PORT ( CLK,RST,EN :IN STD_LOGIC ;　　Q :

26、OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　COUT :OUT STD_LOGIC);　　END COUNT_10;　　ARCHITECTURE bhv OF COUNT_10 IS　　BEGIN</p

27、>　　PROCESS (CLK, RST, EN )　　VARIABLE Q1: STD_LOGIC_VECTOR(3 DOWNTO 0); 　　BEGIN　　IF RST ='1' THEN Q1 := (OTHER

28、S =>'0');　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF EN ='0' THEN　　IF Q1 <5 THEN Q1 := Q1 +1;COUT<='0';&l

29、t;p>　　ELSE Q1 := (OTHERS =>'0');COUT<='1'; END IF;　　END IF END IF;　　Q <= Q1; 　　END PROCESS ;<p

30、>　　END bhv ;　　24進制程序　　LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY COUNT_24 IS&

31、lt;/p>　　PORT ( CLK,RST,EN :IN STD_LOGIC ;　　Q,COUT :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　DAY:OUT STD_LOGIC);　　END COUNT_24 ;

32、;　　ARCHITECTURE bhv OF COUNT_24 IS　　SIGNAL Q1,Q2: STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL Q3:STD_LOGIC;　　BEGIN　　PROCESS

33、 (CLK, RST, EN )　　BEGIN　　IF RST ='1' THEN Q1 <= (OTHERS =>'0');Q2 <= (OTHERS =>'0');　　ELSIF CLK'EV

34、ENT AND CLK='1' THEN　　IF EN ='0' THEN　　IF Q1 <9 THEN Q1 <= Q1 +1;　　ELSE Q1 <= (OTHERS =>'0'); Q2 <= Q2+1 ; END IF;&l

35、t;/p>　　IF Q2 = "0010" AND Q1 = "0011" THEN Q1 <="0000" ; Q2 <="0000" ;Q3<='1';　　ELSE Q3<='0';　　E

36、ND IF;END IF; END IF;　　Q <= Q1;COUT <= Q2 ;DAY<=Q3;　　END PROCESS ; 　　END bhv ;　　32768計數(shù)器

37、　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CT32768 IS　　PORT

38、( CLK,RST,EN :IN STD_LOGIC ;　　Q :OUT STD_LOGIC_VECTOR(14 DOWNTO 0);COUT :OUT STD_LOGIC);　　END CT32768 ;　　ARCHITECTURE one OF CT32768 IS

39、;　　BEGIN　　PROCESS (CLK, RST, EN )　　VARIABLE Q1: STD_LOGIC_VECTOR(14 DOWNTO 0); 　　BEGIN　　IF

40、RST ='1' THEN Q1 := (OTHERS =>'0');　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF EN ='0' THEN　　IF Q1 <32767 THEN Q1 := Q1

41、+1;COUT<='0';　　ELSE Q1 := (OTHERS =>'0');COUT<='1'; END IF;　　END IF;　　END IF; </p

42、>　　Q <= Q1; 　　END one ;　　定時部分由一個二選一數(shù)據(jù)選擇器和一個輸出選擇器符合而成　　ENTITY c2b4 IS　　PORT (a,b,s

43、1,s2: IN BIT;　　Y : OUT BIT );　　END ENTITY c2b4;　　ARCHITECTURE one OF c2b4 IS　　BEGIN　　PROCESS (a,

44、b,s1,s2)　　BEGIN　　IF s1 = '0'and s2 = '1'THEN Y <= b ; ELSE Y <= a ;　　END IF;

45、　　END PROCESS;　　END ARCHITECTURE one ;　　鬧鐘部分組成與時鐘部分選擇器件一樣　　數(shù)碼管輸出選擇部分　　LIBRARY IEEE;　　USE IEEE.ST

46、D_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY xz2to1 IS　　PORT (a,b: IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　s: IN STD_LOGIC;<

47、/p>　　Y : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　ALARM:OUT STD_LOGIC);　　END ENTITY xz2to1;　　ARCHITECTURE one OF xz2to1 IS<b&

48、gt;　　BEGIN　　PROCESS (a,b,s)　　BEGIN　　IF s = '0' THEN Y <= a ; ELSE Y <= b ;　　END IF;&

49、lt;/b>　　IF a=b then ALARM <='1';ELSE ALARM <='0';　　END IF;　　END PROCESS;　　END ARCHITECTURE o

50、ne ;　　軟件設(shè)計平臺：Quartus2 　　系統(tǒng)測試　　1、把軟件下載到硬件電路，選擇模式1，選擇時鐘輸出顯示管，觀察24小時時鐘的正確性。　　2、選擇定時功能，任意調(diào)整時間，檢測可行性。

51、;　　3、選擇數(shù)碼管輸出鬧鐘時間，調(diào)整鬧鐘為10:20:00 返回定時定在10:19:00 讓時鐘功能運行，看起鬧鐘功能是否可行。　　結(jié)論　　可在輸入362478HZ的周期脈沖時候，從00:00:00計時到23:59:59，可在設(shè)定鬧鐘時間響鈴，可任意設(shè)定時間，完全成功。&

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