高k柵介質(zhì)Ge-MOS器件電特性模擬及制備工藝研究.pdf

1、隨著集成電路技術(shù)的發(fā)展，晶體管的特征尺寸已經(jīng)減小到45nm 以下，柵氧化層的物理厚度小于2nm，導(dǎo)致柵極漏電流增大，采用高k材料取代二氧化硅是一種抑制柵極漏電流增大的有效手段。但是，高k材料作為柵介質(zhì)時(shí)，會(huì)導(dǎo)致器件溝道遷移率的退化。因此，高溝道遷移率材料鍺成為最有可能替代硅的MOS 器件溝道材料之一。
　　 目前，高k柵介質(zhì)/Ge-MOS 器件結(jié)構(gòu)、制備工藝和電特性已經(jīng)成為學(xué)術(shù)界和工業(yè)界的研究熱點(diǎn)。
　　 本文采用業(yè)界廣

2、泛使用的Synopsys公司模擬軟件MEDICI對(duì)高k柵介質(zhì)Ge-MOSFET的電特性進(jìn)行了研究。通過(guò)考慮短溝道效應(yīng)，著重分析了柵介質(zhì)介電常數(shù)、氧化物固定電荷密度以及溝道長(zhǎng)度等對(duì)器件閾值電壓和亞閾斜率的影響，通過(guò)對(duì)閾值電壓（Vth）、亞閾值斜率（S）等進(jìn)行分析，確定出適用于薄柵Ge-MOSFET的最佳k值，為以后的器件設(shè)計(jì)提供理論指導(dǎo)。同時(shí)，通過(guò)求解高k柵介質(zhì)耗盡區(qū)與柵絕緣層區(qū)域的泊松方程，得到疊層高k柵介質(zhì)閾值電壓模型。該模型考慮了界

3、面層對(duì)Vth的影響，仿真結(jié)果表明界面層有利于改善器件的閾值特性。
　　 實(shí)驗(yàn)方面，采用高真空電子束蒸發(fā)技術(shù)，在Ge 襯底上淀積La2O3 高k介質(zhì)薄膜制備了La2O3介質(zhì)/Ge-MOS 電容。通過(guò)不同襯底溫度時(shí)柵介質(zhì)薄膜淀積工藝研究，確定出合適的襯底溫度。研究了O2、NO、NH3和N2不同氣體退火對(duì)MOS 電容電特性的影響，發(fā)現(xiàn)La2O3 在N2氣氛中退火后由于形成穩(wěn)定的LaGeOx界面層而有效地降低了Qox和Dit，同時(shí)獲得較

4、高的柵介質(zhì)介電常數(shù)。
　　 采用磁控濺射技術(shù)，在Ge 襯底上分別淀積了La2O3和LaON介質(zhì)層薄膜，制備了La2O3和LaON介質(zhì)/Ge-MOS 電容。電特性研究表明，與La2O3/介質(zhì)Ge-MOS 相比，LaON介質(zhì)/Ge-MOS 有更低的界面態(tài)密度、低的氧化層電荷密度和低的柵極漏電流。
　　 而且，LaON介質(zhì)層更高的等效k值，有利于減小等效氧化物厚度（EOT）。通過(guò)對(duì)電子束蒸發(fā)和磁控濺射制備的La2O3/Ge-M