SOI階梯摻雜LDMOS的設計與實驗.pdf

1、SOI(SiliconOnInsulator)高壓集成電路具有無閂鎖、漏電流小、抗輻射、隔離性能好等優(yōu)點，已成為功率集成電路(PowerIntegratedCircuit)的重要發(fā)展方向。SOI高壓橫向耐壓器件是高壓集成電路的核心和關鍵，受到了國際上眾多學者的關注。近二十年來，眾多學者提出了很多種器件結(jié)構(gòu)和技術，為SOI高壓器件的發(fā)展做出了貢獻，但是SOI的耐壓和導通電阻的折衷問題一直是無法忽略的。 本文研究內(nèi)容來源于國家自然科

2、學基金重點項目(項目編號60436030)。圍繞SOI階梯摻雜LDMOS器件的優(yōu)化問題，本文從器件結(jié)構(gòu)和工藝材料方面出發(fā)，借鑒已有理論，進行了SOISingle-RESURFLDMOS的優(yōu)化研究以及SOI階梯摻雜漂移區(qū)LDMOS的優(yōu)化設計及器件制備實驗。 SOISingle-RESURF效應研究。研究了SOISingle-RESURFLDMOS的器件參數(shù)對擊穿電壓和導通電阻的影響。采用數(shù)值模擬分析方法，深入研究了漂移區(qū)長度、漂移

3、區(qū)濃度、埋氧層厚度、頂層硅厚度、氧化層電荷以及襯底偏壓對RESURF效應、擊穿電壓和導通電阻的影響。仿真結(jié)果表明，擊穿電壓與導通電阻存在明顯折衷關系，因此在選擇器件結(jié)構(gòu)時要選擇埋氧層厚度大，漂移區(qū)濃度高，在保證擊穿發(fā)生在縱向的情況下，漂移區(qū)長度越小越好。 SOI階梯摻雜漂移區(qū)LDMOS的優(yōu)化設計與制備實驗。理論分析、數(shù)值模擬和實驗結(jié)果表明，該結(jié)構(gòu)可以使表面電場變得更加均勻，有效提高器件擊穿電壓。該功率器件的版圖設計為圓形結(jié)構(gòu)，避

4、免了球面結(jié)的形成，有效的降低了曲率效應造成的電場集中。在器件設計過程中，在源端和漏端都采用了多晶場板技術，減小了表面PN結(jié)和NN+處的峰值電場，避免了器件在這兩處過早擊穿。在工藝設計過程中，采用工藝模擬仿真方法，設計出與BCD工藝兼容的工藝流程，而且只需多兩張掩模版也能與CMOS工藝相兼容。 在進行高壓SOILDMOS的實驗過程中，開發(fā)出一種新的制備厚膜SOI材料的制備工藝SIMOX+Epitaxial+SDB，簡稱SES法。在