基于片上SRAM布局的存儲子系統(tǒng)能耗優(yōu)化研究.pdf

1、隨著半導(dǎo)體制造工藝和集成電路設(shè)計(jì)能力的不斷進(jìn)步，涌現(xiàn)出大量功能強(qiáng)大且價(jià)格低廉的SoC芯片，使得電子終端設(shè)備具有了前所未有的強(qiáng)大處理能力，但這也導(dǎo)致系統(tǒng)的能耗問題日益突出，特別是在采用電池供電的手持娛樂通訊電子終端中。能耗過大除了會縮短電池供電時(shí)間外，還會引發(fā)其他問題，諸如導(dǎo)致系統(tǒng)發(fā)熱量過大，進(jìn)而影響系統(tǒng)穩(wěn)定性，甚至縮短系統(tǒng)使用壽命等。研究表明，對基于RISC核的嵌入式系統(tǒng)來說，在面向影像、視頻的應(yīng)用中，能耗的主要來源不在于數(shù)據(jù)通路和控制

2、器，而在于對存儲器的頻繁訪問，其中片外存儲器成為能耗主要的消費(fèi)者，約占整個(gè)系統(tǒng)的50﹪-80﹪。降低存儲子系統(tǒng)能耗已經(jīng)成為降低整個(gè)系統(tǒng)能耗的有效手段。 論文的研究點(diǎn)正在于此，它以Garfield系統(tǒng)為研究對象，以外部存儲器接口EMI、片上SRAM，片外SDRAM為存儲子系統(tǒng)的目標(biāo)架構(gòu)，提出一套通過修改應(yīng)用程序的存儲器布局進(jìn)行存儲子系統(tǒng)能耗優(yōu)化的方法，并結(jié)合Garfield高層軟件模型進(jìn)行評估。 論文首先詳細(xì)分析了Simp

3、leScalar模擬器，并和Garfield系統(tǒng)進(jìn)行比較，根據(jù)兩者在內(nèi)核結(jié)構(gòu)、流水線和存儲器層次結(jié)構(gòu)上的顯著差異，指明了Garfield高層軟件模型的架構(gòu)。論文接著構(gòu)建Garfield系統(tǒng)高層軟件模型，包含ARM7TDMI內(nèi)核軟件模型、存儲子系統(tǒng)軟件模型、參數(shù)化可配的能耗評估模塊三個(gè)部分，并實(shí)現(xiàn)了兩級層次性體系結(jié)構(gòu)級能耗評估的架構(gòu)。該軟件模型不僅考慮了ARM7TDMI內(nèi)部功能單元的申請響應(yīng)和延時(shí)，也考慮了存儲子系統(tǒng)的操作延時(shí)。仿真實(shí)驗(yàn)表

4、明，Garfield高層軟件模型可以正確解釋并執(zhí)行ARM的可執(zhí)行程序，具有時(shí)序精確度高，仿真速度快的優(yōu)點(diǎn)。該模型還可以根據(jù)研究人員關(guān)注點(diǎn)的不同，完成程序執(zhí)行過程中信息的統(tǒng)計(jì)和輸出。這樣，Garfield高層軟件模型成為評估存儲子系統(tǒng)能耗的實(shí)驗(yàn)平臺。在研究片上SRAM布局優(yōu)化的過程中，論文進(jìn)行了大量深入細(xì)致的分析。在研究對象劃分策略時(shí)，不僅考慮了全局變量、局部變量、棧等前人已經(jīng)關(guān)注的因素，更通過粒度劃分，將函數(shù)劃分為指令塊。分析對象時(shí)，不

5、僅注重分析對象自身特性，如體積、訪問次數(shù)等，而且首次考慮了對象之間的內(nèi)在聯(lián)系，并提出利用擴(kuò)展控制流圖(ECFG)體現(xiàn)函數(shù)和全局變量，以及函數(shù)之間的關(guān)系。計(jì)算能耗收益和片上SRAM容積時(shí)，不僅考慮了大跨度空間跳轉(zhuǎn)引發(fā)的對象指令數(shù)和體積變化，更充分考慮了對象之間關(guān)系對系統(tǒng)能耗收益和片上SRAM容量的影響。分析對象的存儲器分配問題時(shí)，首先將該問題表述為經(jīng)典的0/1背包問題，接著指出該問題的特殊性，提出改進(jìn)后的貪心算法。為解決片上SRAM容量過

6、小和應(yīng)用程序體積相對較大的矛盾，本文還探討了動態(tài)布局優(yōu)化技術(shù)，它將時(shí)間信息作為各個(gè)對象的屬性，提出了對象的時(shí)間有效性概念，從而為解決生命期非交疊對象之間共享存儲器空間的難題提供了條件，大大簡化了問題的復(fù)雜度。該方法還彌補(bǔ)了前人研究中循環(huán)內(nèi)部不能包含條件分支，以及研究對象種類不全面的缺陷。 仿真實(shí)驗(yàn)表明，采用靜態(tài)布局優(yōu)化只需將為數(shù)不多的關(guān)鍵對象置入片上SRAM，存儲子系統(tǒng)能耗大幅降低，一般為50﹪左右，同時(shí)程序的執(zhí)行時(shí)間也顯著下降

7、。采用動態(tài)布局優(yōu)化，和靜態(tài)布局優(yōu)化技術(shù)相比，達(dá)到相同的優(yōu)化效果，所需片上SRAM容量更小。流片成功后，硬件實(shí)測結(jié)果表明基于片上SRAM的布局優(yōu)化技術(shù)確實(shí)可以有效降低存儲子系統(tǒng)能耗，降幅和仿真結(jié)果基本一致。論文還分析了片上SRAM能耗與面積的關(guān)系，指出Garfield芯片中片上SRAM的合理定制方案。論文最后比較了片上SRAM和Cache對能耗的優(yōu)化效果，指出在嵌入式SoC芯片設(shè)計(jì)中，綜合考慮性能、能耗、面積等限制因素，定制芯片的片上SR