兼容8051單片機(jī)IP核設(shè)計(jì).pdf

1、單片微型計(jì)算機(jī)(單片機(jī))自問世以來，因其小巧靈活、成本低、控制能力強(qiáng)、易于產(chǎn)品化等優(yōu)勢(shì)，在社會(huì)各領(lǐng)域中得到廣泛的應(yīng)用。然而，隨著信息時(shí)代的到來，傳統(tǒng)單片機(jī)固有的結(jié)構(gòu)缺陷，使其呈現(xiàn)出諸多弊端。其速度、規(guī)模、性能等指標(biāo)越來越難以滿足用戶需求、因此單片機(jī)芯片的開發(fā)，升級(jí)面臨著新的挑戰(zhàn)。進(jìn)入20世紀(jì)90年代后，可編程邏輯集成電路技術(shù)進(jìn)入飛速發(fā)展時(shí)期。器件的可編程門數(shù)超過了百萬門，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊的SoPC(System on a Pro

2、gramable Chip)。這種大規(guī)模可編程邏輯芯片的出現(xiàn)為單片機(jī)芯片重構(gòu)開辟了新的途徑。本課題就是要以FPGA/CPLD(Field Programmable Gate Array/Complex Programmable Logic Device)器件作為載體，以現(xiàn)代 EDA(Electronic Design Automatic)技術(shù)為手段，以實(shí)現(xiàn)一個(gè)與MCS-51系列單片機(jī)指令兼容的微控制器芯片的IP(Intellectual

3、 Property)核。本文主要研究了應(yīng)用EDA技術(shù)實(shí)現(xiàn)這一IP核的方法。 本文采用自頂向下(Top-down)的設(shè)計(jì)方法，根據(jù)設(shè)計(jì)流程，首先將單片機(jī)劃分成幾個(gè)大的模塊，再向下劃分成功能單一的模塊。然后運(yùn)用硬件描述語言VHDL(Very High Speed Integrated Circoit Hardware Description Language)對(duì)各個(gè)模塊進(jìn)行邏輯描述：同時(shí)應(yīng)用EDA集成開發(fā)工具M(jìn)AX+plus Ⅱ提供

4、的時(shí)序模擬器對(duì)各個(gè)模塊(包括各子模塊和頂層模塊)的功能進(jìn)行軟件仿真。完成軟件仿真后下載到FPGA/CPLD器件中進(jìn)行硬件級(jí)的測(cè)試。課題采用Gw48-CK型EDA實(shí)驗(yàn)箱對(duì)所設(shè)計(jì)的軟核模塊進(jìn)行硬件級(jí)的測(cè)試。箱內(nèi)的可編程邏輯器件是Altera公司的FLEX 10K(屬于FPGA類型)系列器件中的EPF10K10LC84-4。由于EPF10K10LC84-4器件的邏輯門有限，本文單獨(dú)完成了算術(shù)邏輯單元、定時(shí)器/計(jì)數(shù)器、串行口等模塊的硬件級(jí)測(cè)試。