八位RISC-CPU設(shè)計和實現(xiàn).pdf

1、本設(shè)計選題是基于與企業(yè)的一個合作項目，項目名稱是“集成電路設(shè)計工程師入職培訓”課程建設(shè)，主要工作是以RISC-CPU為實例，開發(fā)一個集成電路設(shè)計流程。 RISC即精簡指令集計算機(ReducedInstructionSetComputer)的縮寫。RISC與一般的CPU相比不僅只是簡化了指令系統(tǒng)，而且是通過簡化指令系統(tǒng)使計算機的結(jié)構(gòu)更加簡單合理，從而提高了運算速度。 本文對RISC-CPU的架構(gòu)進行了探討，介紹了如何設(shè)計

2、RISC-CPU，并且立足于八位的RISC-CPU設(shè)計實例，以多種EDA工具——Cadence公司的NC-Verilog仿真工具，Synopsys公司的DesignCompiler邏輯綜合工具，Cadence公司的SOCEncounter布局布線工具，Mentor公司的Calibre版圖驗證工具協(xié)同設(shè)計，系統(tǒng)而全面地介紹了RISC=CPU設(shè)計實例從模塊劃分、設(shè)計輸入、功能仿真、邏輯綜合、時序仿真、布局布線到版圖驗證等各環(huán)節(jié)的流程和方法。