適用于10bit 100MSPS流水線ADC的sub-ADC的研究與設(shè)計(jì).pdf

1、全球數(shù)字化視頻信號(hào)處理及便攜式通信技術(shù)等領(lǐng)域的快速發(fā)展，促使高性能A/D轉(zhuǎn)換器的研究成為當(dāng)務(wù)之急?；趯?duì)10-bit100MSPSPipelinedCMOSADC系統(tǒng)結(jié)構(gòu)的分析研究，結(jié)合系統(tǒng)性能確定了子ADC的指標(biāo)要求，詳細(xì)討論并設(shè)計(jì)了子ADC單元模塊的設(shè)計(jì)，包括預(yù)放大鎖存比較器，參考電阻串和時(shí)鐘控制編碼電路。 首先，根據(jù)第一級(jí)2.5位/級(jí)，中間五級(jí)1.5位/級(jí)，最后一級(jí)3位/級(jí)的七級(jí)流水線ADC系統(tǒng)結(jié)構(gòu)分析，并結(jié)合預(yù)期總體性能

2、指標(biāo)，分析了系統(tǒng)對(duì)子ADC的指標(biāo)限制。 其后，在具體的子ADC設(shè)計(jì)中，對(duì)比各比較器類(lèi)型的優(yōu)缺點(diǎn)，并基于預(yù)放大鎖存快速比較理論，提出一種新型高速低功耗預(yù)放大鎖存比較器電路拓?fù)?；根?jù)ADC系統(tǒng)所允許的參考電壓最大波動(dòng)限制，在回饋噪聲對(duì)輸入?yún)⒖茧娖降挠绊懞凸闹g折衷，確定優(yōu)化的參考電阻串阻值；根據(jù)不同級(jí)精度的編碼要求，設(shè)計(jì)出時(shí)鐘控制編碼電路。在具體電路設(shè)計(jì)中，不僅充分考慮了噪聲、失調(diào)和失配等非理想因素，而且在實(shí)現(xiàn)系統(tǒng)對(duì)子ADC的指標(biāo)

3、限制前提下，降低了功耗。 然后，應(yīng)用典型0.35μm/3.3V硅CMOS工藝模型，通過(guò)Cadence模擬軟件進(jìn)行模擬仿真。結(jié)果表明，該新型預(yù)放大鎖存比較器延遲時(shí)間231ps，功耗118.6μW。將該比較器應(yīng)用于不同級(jí)精度子ADC時(shí)，各級(jí)子ADC都能在100MSPS的采樣頻率下正確工作，最小可分辨電壓達(dá)到10mV，建立時(shí)間不超過(guò)1.2ns；當(dāng)參考電阻串阻值優(yōu)化為1KQ時(shí)，其回饋噪聲對(duì)輸入信號(hào)和電阻串參考電壓產(chǎn)生的毛刺峰值分別是6.

4、35mV，1.57mV；各級(jí)子ADC的總功耗為5.57mW?？芍?，模擬結(jié)果完全滿(mǎn)足ADC系統(tǒng)對(duì)這些子ADC單元模塊的預(yù)定指標(biāo)。當(dāng)子ADC和構(gòu)成ADC的其他模塊進(jìn)行系統(tǒng)仿真，采樣頻率為100MSPS時(shí)，ADC系統(tǒng)獲得不超過(guò)±1/2LSB的DNL；當(dāng)正負(fù)輸入端分別輸入頻率40.902MHz，相位相反的正弦信號(hào)時(shí)，SFDR為75.4584dB。證明所設(shè)計(jì)的子ADC不僅能確保ADC系統(tǒng)正常工作并達(dá)到指標(biāo)要求，而且實(shí)現(xiàn)低功耗。 最后，采用