CMOS流水線型ADC研究與設(shè)計(jì).pdf

1、模數(shù)轉(zhuǎn)換器（ADC）作為模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的橋梁，廣泛應(yīng)用于各種電子系統(tǒng)，是電子系統(tǒng)的關(guān)鍵部分。模數(shù)轉(zhuǎn)換器不僅需要有較高的信號(hào)處理精度，而且需要有較高的轉(zhuǎn)換速率和功率效率，這些都不斷對(duì)模數(shù)轉(zhuǎn)換器的研究與設(shè)計(jì)提出新的挑戰(zhàn)。
　　流水線型ADC能夠在性能（精度、帶寬）和功耗、面積等方面取得很好的折中，成為當(dāng)前研究及應(yīng)用的一個(gè)熱點(diǎn)?；诹魉€型ADC典型系統(tǒng)框架，各機(jī)構(gòu)及研究人員演變出了非常多的具體電路結(jié)構(gòu)和實(shí)現(xiàn)方案。
　　依

2、據(jù)流水線型ADC的典型系統(tǒng)架構(gòu)，本文提出了一種10bit流水線型ADC系統(tǒng)實(shí)現(xiàn)方案，該方案采用9級(jí)流水、無前置SHA架構(gòu);單級(jí)模數(shù)轉(zhuǎn)換單元采用兩相不交疊時(shí)鐘控制兩路sub-ADC交替工作，共用余量增益放大器的電路結(jié)構(gòu)。系統(tǒng)整合開關(guān)電容電路、余量增益放大電路、全差分結(jié)構(gòu)、離散共模反饋放大電路等一系列CMOS集成電路設(shè)計(jì)技術(shù)?；贔OUNDRIESGLOBAL0.18μmCMOS工藝，作者在EDA集成電路設(shè)計(jì)工具CadenceIC5141平

3、臺(tái)上實(shí)現(xiàn)該系統(tǒng)。在IC5141及Matlab2007b平臺(tái)上仿真、分析顯示，該系統(tǒng)簡潔、高效，系統(tǒng)帶寬100MHz以上，有效位數(shù)8.8位，功耗僅僅為5.55mW。
　　本系統(tǒng)采用開關(guān)電容技術(shù)，有效提高系統(tǒng)精度，降低系統(tǒng)功耗;采用冗余校驗(yàn)技術(shù)，有效消除每級(jí)轉(zhuǎn)換單元輸出數(shù)碼的直流偏置差異，降低系統(tǒng)設(shè)計(jì)難度，降低系統(tǒng)功耗;采用兩相不交疊時(shí)鐘作為系統(tǒng)時(shí)鐘，提高電路模塊利用率，為系統(tǒng)冗余校驗(yàn)提供可能;各級(jí)單元電路共享余量增益放大器(MDAC

4、)，消除系統(tǒng)偏置誤差、增益失配，減小系統(tǒng)功耗;采用無前置采樣保持電路(SHA)設(shè)計(jì)，降低系統(tǒng)能耗;整個(gè)系統(tǒng)由全差分電路組成，抗干擾能力強(qiáng)，可以有效降低電源噪聲的影響，有效減小失調(diào)誤差，降低“共?！钅！痹鲆?，降低偶次諧波，抑制開關(guān)的時(shí)鐘饋通、開關(guān)電荷注入，提高襯底噪聲抑制能力，提高電源電壓抑制能力;采用底板采樣技術(shù)處理電荷注入問題和時(shí)鐘饋通問題;采用電容失配模擬校準(zhǔn)設(shè)計(jì)實(shí)現(xiàn)電容匹配;同時(shí)，整合采樣電容逐級(jí)縮減技術(shù)、高速預(yù)放大動(dòng)態(tài)比較器

5、技術(shù)、高性能米勒補(bǔ)償離散共模反饋運(yùn)算放大器技術(shù)等一系列CMOS基本電路設(shè)計(jì)方法。
　　基于IC5141工具，作者在沒有現(xiàn)成電路模塊可用情況下，從MOS管、電容等基本器件開始設(shè)計(jì)，完成了整個(gè)系統(tǒng)原理圖設(shè)計(jì)、版圖設(shè)計(jì)，并利用Spectre對(duì)各個(gè)電路模塊及系統(tǒng)進(jìn)行仿真，利用Calculator工具及Matlab工具對(duì)仿真結(jié)果的數(shù)據(jù)、圖標(biāo)進(jìn)行處理、分析，得到主要電路模塊及系統(tǒng)的主要參數(shù)。
　　仿真結(jié)果顯示:在工作電壓1.8V，系統(tǒng)采