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1、片上系統(tǒng)(SoC:System-on-a-Chip)需要在單個硅片上實現(xiàn)模數(shù)混合集成。與數(shù)字系統(tǒng)工藝兼容、功耗面積等指標優(yōu)化的高性能模數(shù)轉(zhuǎn)換器(ADC:AnologtoDigitalConverters)是片上系統(tǒng)中非常重要的單元。因此,基于標準CMOS工藝的高速、高分辨率、低功耗的A/D轉(zhuǎn)換器的研究正日益受到重視。而流水線結(jié)構(gòu)ADC因其高分辨率、高精度及在速度與功耗之間良好的折中而倍受青睞。本文研究了一個33Msample/s的1.5
2、bit/stage10位流水線結(jié)構(gòu)ADC。該模數(shù)轉(zhuǎn)換器采用tsmc0.35μm工藝實現(xiàn)。
流水線結(jié)構(gòu)模數(shù)轉(zhuǎn)換器的優(yōu)點是在保證高速工作的同時,可實現(xiàn)8位以上高分辨率,并且大大減少了比較器個數(shù),從而減少了面積,降低了功耗。本文研究了流水線結(jié)構(gòu)的CMOS模數(shù)轉(zhuǎn)換器,做了以下工作:(1)在傳統(tǒng)的l.5bit/stage流水線結(jié)構(gòu)ADC的基礎(chǔ)上,對系統(tǒng)模塊結(jié)構(gòu)進行優(yōu)化改進。改進后的系統(tǒng)前九級都采用相同的單元結(jié)構(gòu),使得設(shè)計更加模塊化,而第
3、十級僅需要一個精度要求不高的比較器,卻可以對第九級進行數(shù)字校正。大大降低了電路設(shè)計的復雜度,節(jié)省了設(shè)計時間。并在Matlab/simulink仿真環(huán)境下對其進行了模擬仿真。(2)分析研究了部分核心單元電路:采樣保持電路、子ADC、子DAC等。并在Pspice環(huán)境下對其進行了模擬仿真。采用了一種動態(tài)比較器來提高速度、降低功耗,該動態(tài)比較器直流功耗為零。(3)分析了幾種系統(tǒng)誤差。流水線結(jié)構(gòu)ADC的系統(tǒng)誤差主要是:增益誤差、子ADC誤差和子D
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