應(yīng)用于流水線型模數(shù)轉(zhuǎn)換器的采樣保持電路的研究與設(shè)計.pdf

1、近年來，模數(shù)轉(zhuǎn)換器(ADC)在制造工藝、結(jié)構(gòu)、性能上都有了突飛猛進的發(fā)展，正在朝著高速、高分辨率的方向發(fā)展。采樣保持電路用于流水線型模數(shù)轉(zhuǎn)換器的最前端，其輸出信號精度和建立速度直接影響到整個流水線型模數(shù)轉(zhuǎn)換器的分辨率和轉(zhuǎn)換速率，因此采樣保持電路的設(shè)計成為流水線型模數(shù)轉(zhuǎn)換器電路設(shè)計的關(guān)鍵環(huán)節(jié)。 本文針對8 bit 25 MHz Pipelined ADC的應(yīng)用為目標(biāo)進行采樣保持電路的研究與設(shè)計。 本文主要研究應(yīng)用于流水線型

2、模數(shù)轉(zhuǎn)換器中的采樣保持電路的相關(guān)設(shè)計技術(shù)。 首先從采樣保持電路的基本理論入手，詳細分析了采樣保持電路采樣模式和保持模式工作原理。其次對于各個模式下影響采樣保持電路性能的非理想因素進行全面而深入的分析。在采樣模式下主要分析了影響模擬開關(guān)性能的因素如電荷注入效應(yīng)、開關(guān)時鐘饋通效應(yīng)、開關(guān)電阻的非線性等；在保持模式下主要對運放的建立時間的數(shù)學(xué)模型進行了詳細的研究，同時對比分析了各種結(jié)構(gòu)運算放大器的性能。然后運用MATLAB 對整個系統(tǒng)進

3、行建模分析，建模時為了模擬實際情況，對影響采樣保持電路性能的非理想因素也進行了建模。在進行實際電路設(shè)計時，針對影響模擬開關(guān)性能的各個因素提出了相應(yīng)的改進方案，在設(shè)計運放時運用了幾何規(guī)劃方法對運算放大器進行了優(yōu)化設(shè)計。 最后基于0.18 μm CMOS工藝模型在Cadence 環(huán)境下對電路進行了模擬仿真。仿真結(jié)果表明，在輸入信號為12.5 MHz 正弦波，采樣頻率為25 MHz時，大信號建立時間為7.76 ns，建立誤差小于117