亞波長光刻條件下集成電路可制造性設計與驗證技術研究.pdf

1、從0.18um技術節(jié)點開始，半導體制造工藝中廣泛采用了所謂“亞波長光刻”技術。在該種技術下生產的集成電路特征尺寸小于光源波長。亞波長光刻的使用，導致掩模圖形和硅片表面實際印刷圖形之間不再一致。版圖圖形轉移過程中的失真，將會影響最后產品的性能參數，并降低集成電路的成品率。分辨率增強技術在亞波長光刻條件下的集成電路設計制造中已普遍采用，并能夠部分解決集成電路的可制造性問題。但隨著亞波長光刻技術進一步向極限邁進，有關集成電路的可制造性和成品率

2、的新問題不斷涌現，當前全世界集成電路工業(yè)界和學術界對此予以重點關注。 論文即針對這一類新問題開展研究，其內容為超深亞微米和納米級集成電路可制造性設計和驗證中的理論和應用，主要圍繞亞波長光刻引致的可制造性問題展開。論文介紹了集成電路物理設計和光刻工藝的基本技術背景，介紹了經典的光刻模擬基本算法和投射成像軟件的算法和實現。提出了一種適用于超深亞微米和納米級集成電路實際生產的光刻模型建模和優(yōu)化的基本框架，包括光學成像、光刻膠和蝕刻模型