亞微米數(shù)字集成電路測試與驗證方法研究及實現(xiàn).pdf_第1頁
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文檔簡介

1、隨著集成電路技術(shù)迅速發(fā)展,集成電路工藝尺寸日益縮小,設計復雜度不斷提高,集成電路測試與驗證設計的重要性愈發(fā)突出。目前,芯片測試與驗證的投入約占據(jù)芯片設計總投入的70%,從事測試與驗證的人員是設計人員的2倍,設計方案完成之后測試平臺代碼約占設計代碼的80%。對芯片進行驗證目的是檢驗芯片設計功能和時序是否符合設計要求;測試的目的是檢驗芯片是否存在制造錯誤。測試與驗證的角色已經(jīng)打破了傳統(tǒng)的設計與生產(chǎn)之間的障礙,并且導致了設計與生產(chǎn)技術(shù)的不斷融

2、合,例如針對時序電路測試所提出的全掃描設計,針對存儲器測試所提出的內(nèi)建自測試設計,針對芯片功能所提出的軟硬件協(xié)同仿真技術(shù)等等。為了控制芯片設計成本,如何高效的在設計中加入可測試性設計,如何實現(xiàn)具有高覆蓋率的驗證工作,縮短設計時間,成為數(shù)字集成電路實現(xiàn)的技術(shù)瓶頸之一。本論文在明確上述問題的基礎上對亞微米數(shù)字集成電路的測試與驗證技術(shù)進行了深入研究,并將提出的方法在0.35um1P4M CMOS工藝的稅控加油機控制芯片GVC中進行了實現(xiàn)。最終

3、芯片研發(fā)成功,通過專家技術(shù)鑒定。
   本文對稅控加油機控制芯片GVC進行了簡要介紹,主要包括芯片的應用背景、功能和技術(shù)指標等。本文深入研究了集成電路可測試技術(shù)的理論及其應用,包括全掃描測試、內(nèi)建自測試和邊界掃描測試的設計流程??蓽y試性設計方法在保證系統(tǒng)的可觀測性和可控制性的前提下,能夠提高測試覆蓋率,縮短測試時間。在全掃描設計方面,分析了在芯片中的可能出現(xiàn)的故障模型,并給出了解決方法。在內(nèi)建自測試設計方面,提出了針對RAM的詳

4、細設計方案。在邊界掃描測試方面,介紹了利用EDA工具的詳細設計流程。其中全掃描設計和內(nèi)建自測試設計在GVC芯片中得到了應用。最后,本文研究了集成電路驗證方法的理論及其應用,包括基于仿真的驗證和原型驗證兩種方法的設計流程。其中,基于仿真的驗證方法是利用創(chuàng)建Testbench的方法,在GVC中完成了系統(tǒng)級和行為級的仿真與驗證;FPGA原型驗證在Altera公司的FPGA芯片中得以驗證。最終GVC芯片設計完畢,并投片生產(chǎn),通過了測試與驗證,在

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