基于功能仿真的RTL功耗分析及優(yōu)化.pdf

1、CMOS電路的動(dòng)態(tài)功耗大約占全部功耗的70％～90％。利用低功耗優(yōu)化技術(shù)減少電路節(jié)點(diǎn)的無用狀態(tài)翻轉(zhuǎn)可以顯著的降低動(dòng)態(tài)功耗。針對當(dāng)前憑經(jīng)驗(yàn)機(jī)械套用低功耗優(yōu)化技術(shù)的現(xiàn)狀，本論文提出了一種基于典型功能仿真和代碼解析以及建立可擴(kuò)充低功耗優(yōu)化技術(shù)庫的寄存器傳輸級(jí)(RTL)功耗優(yōu)化方法，并使用軟件編程完成兩個(gè)工具米實(shí)現(xiàn)這一方法。使用Verilog PLI(programming language interface)編程實(shí)現(xiàn)電路節(jié)點(diǎn)狀態(tài)翻轉(zhuǎn)信息獲取

2、工具(verilog lp)。使用Perl(practical extraction and reporting Ianguage)語言編程實(shí)現(xiàn)RTL源代碼功耗優(yōu)化工具(optRT L．Pl)。功耗優(yōu)化工具解析RTL源代碼、生成邏輯表達(dá)式的邏輯樹并且找出適合于邏輯重組、預(yù)計(jì)算和操作隔離三種低功耗優(yōu)化技術(shù)的電路結(jié)構(gòu)；同時(shí)工具參照電路節(jié)點(diǎn)狀態(tài)翻轉(zhuǎn)信息給出功耗優(yōu)化指導(dǎo)信息。一個(gè)基于我們的RTL低功耗優(yōu)化方法的設(shè)計(jì)/優(yōu)化流程被推薦并使用對實(shí)際設(shè)

3、計(jì)進(jìn)行測試。測試結(jié)果表明優(yōu)化程序可以排除掉大多數(shù)在電路當(dāng)前工作狀態(tài)下不適合優(yōu)化的對象。參照優(yōu)化指導(dǎo)信息可以準(zhǔn)確地判斷出最終的優(yōu)化對象以及適用的優(yōu)化技術(shù)。實(shí)驗(yàn)結(jié)果顯示使用操作隔離和預(yù)計(jì)算技術(shù)可以明顯的降低包含算術(shù)/比較操作電路的功耗。優(yōu)化前后電路總的節(jié)約功耗占優(yōu)化前優(yōu)化對象功耗的17％～30％。在優(yōu)化電路的某些特定工作狀態(tài)中，這一比例甚至達(dá)到60％。實(shí)驗(yàn)結(jié)果也顯示在功耗優(yōu)化的同時(shí)電路的性能和面積開始惡化。所以在做低功耗優(yōu)化時(shí)需要在功耗、面