基于增量編譯的DSP內(nèi)核IP的FPGA驗(yàn)證.pdf

1、FPGA原型驗(yàn)證的出現(xiàn)極大地提高了芯片驗(yàn)證的效率。使得設(shè)計(jì)人員能夠在短時(shí)間內(nèi)測(cè)試大量的程序，及早的發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤。但同時(shí)這種大規(guī)模芯片的驗(yàn)證使得軟件編譯時(shí)間越來(lái)越長(zhǎng)，即使小的改動(dòng)，也要連同沒(méi)有修改的部分一起重新編譯，浪費(fèi)了時(shí)間，降低了驗(yàn)證效率。
　　 本文在對(duì)XXX DSP內(nèi)核IP驗(yàn)證的過(guò)程中，引入了增量式設(shè)計(jì)，將設(shè)計(jì)按照不同功能、關(guān)鍵時(shí)序路徑等進(jìn)行了設(shè)計(jì)分區(qū)，每次修改設(shè)計(jì)后，再次編譯時(shí)，軟件會(huì)根據(jù)設(shè)計(jì)人員指定的分區(qū)網(wǎng)表類(lèi)型，

2、繼承上一次編譯的結(jié)果，只重新編譯修改過(guò)的設(shè)計(jì)分區(qū)，極大地縮短了再次編譯的時(shí)間，提高了FPGA驗(yàn)證的效率。本文具體工作如下：
　　 首先，通過(guò)研究增量編譯的原理和設(shè)計(jì)方法，確定了通過(guò)QuartusⅡ軟件導(dǎo)出IP的方法以及使用IP的方法。
　　 其次，完成了ASIC設(shè)計(jì)到FPGA設(shè)計(jì)的代碼轉(zhuǎn)換工作，并通過(guò)功能驗(yàn)證的方法，保證了代碼轉(zhuǎn)換在行為級(jí)的正確性。
　　 接著，在成功導(dǎo)出DSP內(nèi)核IP的基礎(chǔ)上，采用增量式設(shè)計(jì)基于

3、LMB總線(xiàn)搭建了IP驗(yàn)證環(huán)境，包括時(shí)鐘模塊、IP模塊以及外部指令存儲(chǔ)體模塊。其中外部指令存儲(chǔ)體模塊又包含了從設(shè)備接口邏輯和存儲(chǔ)體邏輯。從設(shè)備接口邏輯除了Split傳輸外，支持LMB總線(xiàn)的所有傳輸類(lèi)型，如字節(jié)傳輸、半字傳輸、字傳輸、雙字傳輸、讀改寫(xiě)以及2、4、8節(jié)拍塊傳輸。存儲(chǔ)體邏輯實(shí)際上是一個(gè)ROM，寬度64bits，深度2048，是使用可綜合的RTL編寫(xiě)的。
　　 最后，采用應(yīng)用程序測(cè)試的方法，在XXX型高性能DSP IP F