多內(nèi)核驗證平臺設(shè)計與Turbo編譯碼技術(shù)研究.pdf

1、隨著移動通信發(fā)展，LTE已經(jīng)取代3G標(biāo)準(zhǔn)成為新的移動通信標(biāo)準(zhǔn)，大量的音視頻信息的實時傳輸成為現(xiàn)實，LTE能夠提供上行50Mbps、下行100Mbps的峰值吞吐率，并隨著LTE標(biāo)準(zhǔn)的演進不斷的提高。在2G和3G中，一直是以單核DSP作為基帶解決方案，隨著LTE的數(shù)據(jù)處理能力需求的急速上升，運算瓶頸集中體現(xiàn)在采用的OFDM、MIMO和高性能(Turbo)信道編碼模塊上，傳統(tǒng)的單核處理器已經(jīng)難以滿足LTE對數(shù)據(jù)處理能力的要求。目前市面上的LT

2、E終端基帶芯片產(chǎn)品大多采用多內(nèi)核DSP的解決方案。
　　 在多內(nèi)核DSP的設(shè)計過程中，驗證成為了整個流程中工作量最大的部分，F(xiàn)PGA驗證可以為設(shè)計提供一個實際的芯片工作時序，并能縮短仿真時間，成為了芯片驗證過程中的關(guān)鍵驗證手段之一。多內(nèi)核DSP的FPGA驗證要建立在相應(yīng)的多FPGA驗證平臺上，本文在多內(nèi)核體系結(jié)構(gòu)研究基礎(chǔ)上，以Mesh和交叉開關(guān)混合結(jié)構(gòu)為基本架構(gòu)，以四顆Altera EP2S180F1020C5N芯片為基礎(chǔ)實現(xiàn)了

3、多內(nèi)核FPGA驗證平臺。
　　 本文完成的工作主要體現(xiàn)在以下幾個方面：
　　 1.調(diào)研了多內(nèi)核處理器結(jié)構(gòu)模型，多內(nèi)核驗證以及多內(nèi)核驗證平臺的設(shè)計技術(shù)，為多內(nèi)核FPGA原型驗證平臺提供了理論基礎(chǔ)；
　　 2.以4顆EP2S180F1020C5N芯片基礎(chǔ)，分別從電源、配置電路、外設(shè)、I/O、互連結(jié)構(gòu)等系統(tǒng)對多內(nèi)核FPGA驗證平臺進行了設(shè)計，最后通過PCB實物實現(xiàn)并調(diào)試通過；
　　 3.對LTE協(xié)議中有關(guān)Tur

4、bo編解碼部分進行了解讀，根據(jù)協(xié)議完成了基于LTE的Turbo編解碼的浮點和定點化仿真，并提出了合理的算法并進行了仿真實現(xiàn)，完成了用于DSP實現(xiàn)的程序定點化處理以及為DSP設(shè)計提出相應(yīng)的指令集建議；
　　 4.對DSP IP在FPGA上的驗證做了初步工作。對單核在FPGA上的資源占用率進行了分析，Turbo譯碼運算量的初步估計，評估了多內(nèi)核DSP在多內(nèi)核驗證平臺上的驗證以及Easecore進行Turbo譯碼測試的可行性，最后對D