高性能浮點(diǎn)DSP中ALU的研究與設(shè)計(jì).pdf

1、浮點(diǎn)ALU進(jìn)行定點(diǎn)與浮點(diǎn)的算術(shù)及邏輯運(yùn)算，是現(xiàn)代數(shù)字信號處理器中使用頻率最高的運(yùn)算部件，其運(yùn)算能力是衡量DSP芯片性能的主要指標(biāo)。浮點(diǎn)ALU的算法結(jié)構(gòu)以浮點(diǎn)加減算法為基礎(chǔ)。成熟的對浮點(diǎn)加減進(jìn)行優(yōu)化的算法包括雙路徑并行，前導(dǎo)1預(yù)測，并行舍入以及各種快速的定點(diǎn)加法算法。本文對各種優(yōu)化算法進(jìn)行了分析比較，針對DSP應(yīng)用的特點(diǎn)做出了改進(jìn)，并在此基礎(chǔ)上采用自頂向下的方法設(shè)計(jì)了一個(gè)用于高性能浮點(diǎn)DSP的ALU(ZKLCALU)。 傳統(tǒng)的雙路

2、徑并行算法以指數(shù)差作為依據(jù)將浮點(diǎn)運(yùn)算劃分為兩條并行路徑執(zhí)行，去掉了基本算法中關(guān)鍵路徑上的一個(gè)尾數(shù)加法器和一個(gè)完整位寬移位器；前導(dǎo)1預(yù)測算法將前導(dǎo)1判斷的邏輯提前到與尾數(shù)加減并行執(zhí)行，進(jìn)一步縮短了關(guān)鍵路徑；并行舍入通過復(fù)合加法器預(yù)先算出所有可能的結(jié)果，使舍入步驟簡化為選擇操作。采用這些優(yōu)化算法后，將關(guān)鍵路徑中的7個(gè)運(yùn)算步驟簡化為4個(gè)，有效地提高了浮點(diǎn)加減法的運(yùn)算速度。 由于DSP應(yīng)用中需要大量用到雙加減操作，本文提出以加減法作為劃

3、分雙路徑的依據(jù)，以在關(guān)鍵路徑中增加一個(gè)完整位寬移位器為代價(jià)，提供了每次操作完成加減運(yùn)算各一次的能力。設(shè)計(jì)的ALU不支持向±∞舍入，使并行舍入的選擇邏輯得到簡化，并可舍棄復(fù)合加法器前的n位半加器，縮短了關(guān)鍵路徑。根據(jù)復(fù)合加法器同時(shí)計(jì)算sum與sum+1的特點(diǎn)，采用選擇進(jìn)位的結(jié)構(gòu)來實(shí)現(xiàn)，并給出一種選擇進(jìn)位的最優(yōu)化分組方法。 完成算法設(shè)計(jì)后，根據(jù)DSP芯片系統(tǒng)要求ZKLCALU提供的指令功能與外部接口進(jìn)行電路結(jié)構(gòu)的設(shè)計(jì)，并使用Veri

4、logHDL語言進(jìn)行RTL描述。之后在CadenceVerilog-XL環(huán)境下，用大量測試向量對ZKLCALU進(jìn)行仿真，并與軟件模擬器的運(yùn)行結(jié)果進(jìn)行比較，驗(yàn)證了ZKLCALU邏輯功能的正確性。最后，使用SynopsysDesignCompiler對設(shè)計(jì)進(jìn)行綜合，結(jié)果顯示在Chartered1.8V0.18μmCMOS工藝下，ZKLCALU關(guān)鍵路徑的延時(shí)約8.59ns，符合系統(tǒng)設(shè)計(jì)要求。此外，對不同分組方式下的選擇進(jìn)位復(fù)合加法器進(jìn)行綜合的