嵌入式SRAM優(yōu)化設(shè)計(jì).pdf

1、該文設(shè)計(jì)了512×8 SRAM(靜態(tài)隨機(jī)讀寫存儲(chǔ)器),設(shè)計(jì)基于UMC 0.35工藝,地址取數(shù)時(shí)間小于6ns.由于所設(shè)計(jì)的SRAM作為嵌入式IP模塊應(yīng)用,因此在速度、面積、功耗三者之間反復(fù)權(quán)衡,力求達(dá)到一個(gè)最佳值.設(shè)計(jì)中采用了諸如存儲(chǔ)陣列分塊技術(shù),地址探測(cè)技術(shù),預(yù)充電及平衡技術(shù),分段譯碼技術(shù),分級(jí)敏感放大器等一些新技術(shù).電路包括存儲(chǔ)陣列、譯碼電路、敏感放大器、數(shù)據(jù)輸入輸出電路,預(yù)充電電路等部分.著重于介紹如何降低存儲(chǔ)器的功耗和提高存儲(chǔ)器的

2、速度.噪聲容限的優(yōu)化增強(qiáng)了SRAM的抗干擾能力.存儲(chǔ)陣列分塊技術(shù)以及分段譯碼技術(shù)降低了SRAM位線和字線的負(fù)載電容,從而提高了SRAM的速度.地址探測(cè)技術(shù)的采用保證SRAM的異步應(yīng)用.兩級(jí)敏感放大器的應(yīng)用在確保對(duì)位線微小電壓差的放大的條件下,提高了抗干擾能力.設(shè)計(jì)用Hspice、Star sim、以及Star simXT進(jìn)行仿真,并對(duì)不同仿真條件下的仿真結(jié)果進(jìn)行了描述.針對(duì)SRAM作為嵌入式應(yīng)用時(shí)測(cè)試難的問題,設(shè)計(jì)了BIST(內(nèi)建自測(cè)試