40nm高速嵌入式SRAM IP設(shè)計(jì).pdf_第1頁(yè)
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1、SRAM是現(xiàn)代 VLSI系統(tǒng)中的重要組成部分，用它做的緩存連接了CPU和主存儲(chǔ)器。隨著標(biāo)準(zhǔn) CMOS工藝下的MOSFET的特征尺寸越來(lái)越小，晶體管的電氣特性受工藝波動(dòng)的影響越來(lái)越大，這對(duì)納米級(jí)芯片的設(shè)計(jì)提出了更高的要求。
　　針對(duì)40nm CMOS工藝條件下片上嵌入式 SRAM高速和高可靠性的應(yīng)用領(lǐng)域需求，本文詳細(xì)闡述了一款存取速度快、可靠性高的1024×32bit SRAM設(shè)計(jì)。它的存儲(chǔ)單元面積為.131×.062 mμ2。帶寄

2、生 RC模型時(shí)最壞 PVT條件下，芯片的工作周期時(shí)間小于1ns，而在 TT條件下的工作頻率可以達(dá)到1.5GHz。
　　本論文首先在對(duì)6T結(jié)構(gòu)深入的理論分析后，面對(duì)40nm工藝帶來(lái)的限制，我們對(duì)6T單元進(jìn)行了仔細(xì)的設(shè)計(jì)以滿(mǎn)足高速和高穩(wěn)定性的要求。然后在外圍電路設(shè)計(jì)方面，首先完成了高速、占用面積小的靈敏放大器設(shè)計(jì)。它的失調(diào)電壓通過(guò)增加使能信號(hào)的上升時(shí)間來(lái)實(shí)現(xiàn)。結(jié)合存儲(chǔ)單元列中信息的變化進(jìn)行合理的分析并選擇最壞情況進(jìn)行設(shè)計(jì)。在自定時(shí)設(shè)計(jì)

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