低壓低功耗集成電路中電壓自舉電路的分析與設計.pdf

1、電壓自舉電路是利用電容的儲能作用、使用開關技術實現(xiàn)電荷的存儲和轉(zhuǎn)移，從而達到提升電壓的一種電路。它在現(xiàn)代集成電路中有著廣泛應用，比如在存儲器電路中用來產(chǎn)生高壓實現(xiàn)對懸浮柵器件的擦寫操作；在模擬電路中用來產(chǎn)生高壓驅(qū)動模擬開關等。但是隨著電源電壓的不斷降低，MOS管閾值電壓對電壓自舉電路的電壓提升能力的影響越來越明顯，因此傳統(tǒng)電壓自舉電路將面臨許多問題。
　　 本文的主要目標就是分析低壓集成電路中，傳統(tǒng)電壓自舉電路所面臨的問題，包括

2、閾值損失和工藝兼容等。并針對存在的問題，提出相應的解決辦法。同時，還對電壓自舉電路的關鍵性能指標進行了詳細分析，包括電壓增益、功耗、效率、驅(qū)動能力、紋波特性和芯片面積等。
　　 通過研究電路的拓撲結構，本文從電路結構上對傳統(tǒng)電路進行了改進，通過采用新的電路拓撲結構，增加了電壓的提升能力，減小了MOS管閾值電壓對電壓增益的影響。在新的電路結構基礎上，實現(xiàn)了兩個電壓自舉電路。兩個電路均采用級聯(lián)結構，其中一個使用改進的交叉耦合自舉電路

3、作為基本單元，能有效抑制級間的反向電流，減小了電荷泄漏等不利因素，提升了電壓增益和效率。另一個是將CTS電路和交叉耦合自舉電路巧妙地結合，構成了混合結構的電壓自舉電路，能有效減小CTS電路輸出級的閾值電壓損失，從而使得電路的電壓輸出能力得到提升，能更好地工作在低電壓電路中。在Cadence集成設計環(huán)境中，采用IBM0.18微米工藝模型和spectre仿真器對設計的電路進行了仿真分析。結果表明，四級級聯(lián)的改進型交叉耦合電路在輸入電壓為1.

4、8伏時，輸出電壓為8.2伏，時鐘工作頻率高達145MHz。當負載電阻為10k歐姆時，電路的輸出功率為4.4mW?；旌辖Y構的電路采用三級電荷轉(zhuǎn)移開關電路和一個交叉耦合電路，在輸入電壓為1.8V時，輸出電壓達7V。設計的電路能有效克服MOS管閾值電壓損失，提升了電路的電壓輸出能力和電路效率。
　　 本文設計的電壓自舉電路具有電壓增益高、閾值損失小等特點，能夠工作在低至0.9V的電源電壓下，因此特別適合使用在低電源電壓電路中，在低功耗