65nm SRAM的設計.pdf

1、隨著半導體加工工藝的發(fā)展，晶體管的特征線寬越來越小，現(xiàn)已降到數(shù)十納米數(shù)量級。這一變化趨勢在提高芯片集成度的同時提高了晶體管的工作速度，但也加劇了晶體管閾值電壓的波動，給SRAM的設計帶來新的挑戰(zhàn)。
　　 論文以提高速度、降低功耗、減小面積和抑制工藝波動為主要目標，通過研究65nm SRAM的結構，最終設計完成了一塊1024x32的SRAM，其版圖面積為0.0376mm2，帶RC的后仿真的平均工作電流為4.3mA，CLK到Q的時間

2、為0.548ns。
　　 論文的主要研究內容如下：
　　 一、分析研究了SRAM的多路選擇架構。從理論上分析了SRAM多路選擇架構中一級架構和二級架構及其相應單邊結構和雙邊結構的性能，指出隨著靈敏放大器特征數(shù)字的增加，二級架構的性能相對于一級架構的優(yōu)勢越來越明顯；二級架構的最優(yōu)結構出現(xiàn)在其兩級譯碼的兩個特征數(shù)字相近時。該最優(yōu)兩級架構最多可以使SRAM讀取時間比傳統(tǒng)一級架構減少33.6％。
　　 二、分析研究了SR

3、AM的時鐘電路。從概率學角度分析比較了兩種主流的放電電路的性能，并通過100,000次蒙特卡羅的仿真證明了分析結果，最終選用較優(yōu)的一種構建了時鐘電路。這個時鐘電路很好地實現(xiàn)了SRAM各部分的協(xié)同工作，并且具有在流片后再調節(jié)SRAM性能的功能。
　　 三、分析研究了SRAM的譯碼電路。指出了譯碼電路設計中要考慮的眾多因素，說明了減少功耗、增加存取速度的譯碼電路的設計方法，分析介紹了logical effort理論在譯碼電路設計中的