基于自反饋的測(cè)試向量生成算法研究.pdf

1、隨著微電子技術(shù)的迅速發(fā)展，集成電路的集成度和復(fù)雜度不斷提高，特征尺寸不斷減小，超大規(guī)模集成電路技術(shù)已經(jīng)可以在單個(gè)芯片上集成上億個(gè)晶體管，工作頻率達(dá)到2GHz以上，這些使得集成電路的測(cè)試越來越困難。
　　 為了更好地完成對(duì)集成電路的測(cè)試，保證其可靠性，可測(cè)試性設(shè)計(jì)(Design ForTest，DFT)應(yīng)運(yùn)而生，DFT在設(shè)計(jì)電路時(shí)就考慮其測(cè)試問題，設(shè)計(jì)出的電路具有更高的可測(cè)試性。其中，內(nèi)建自測(cè)試(Built In Self Tes

2、t，BIST)是一種應(yīng)用廣泛的可測(cè)試性設(shè)計(jì)，BIST通過在電路內(nèi)部建立測(cè)試生成、響應(yīng)分析、測(cè)試控制單元等結(jié)構(gòu)，實(shí)現(xiàn)內(nèi)建自測(cè)試，減少測(cè)試對(duì)費(fèi)用昂貴的自動(dòng)測(cè)試設(shè)備的依賴。
　　 測(cè)試向量生成器(Test Pattern Generator，TPG)的設(shè)計(jì)是BIST方案中最關(guān)鍵的部分，TPG的選擇在一定程度上決定BIST技術(shù)的硬件開銷和測(cè)試效率，因此很多對(duì)BIST的研究都集中在 TPG的設(shè)計(jì)上。結(jié)構(gòu)簡(jiǎn)單、硬件開銷小的線性反饋移位寄存器

3、(Linear Feedback Shift Register，LFSR)作為偽隨機(jī)測(cè)試生成器最常用的硬件結(jié)構(gòu)，在BIST技術(shù)中得到廣泛的研究和應(yīng)用。作為一種BIST技術(shù)，由被測(cè)電路自己施加測(cè)試向量(Test Patterns Applied by Circuit Under Test，TPAC)的自測(cè)試方法把被測(cè)電路(Circuit Under Test，CUT)視為一種可以利用的測(cè)試資源。
　　 本文首先闡述集成電路測(cè)試基本

4、理論，介紹TPAC的基本原理和LFSR重播種測(cè)試生成，分析循環(huán)自測(cè)試路徑技術(shù)。為了優(yōu)化TPAC的測(cè)試結(jié)構(gòu)，本文將TPAC測(cè)試結(jié)構(gòu)中的部分觸發(fā)器構(gòu)造為一個(gè)LFSR(L級(jí))，僅從電路內(nèi)部反饋得到測(cè)試向量的種子(L位)，通過電路自反饋實(shí)現(xiàn)LFSR重播種，從分組個(gè)數(shù)、硬件開銷兩個(gè)方面對(duì) TPAC進(jìn)行改進(jìn)。為了提高測(cè)試向量種子存在的概率，本文給出一種尋找測(cè)試向量中無關(guān)位的方法。采用含無關(guān)位的MinTest測(cè)試集對(duì)ISCAS’85基準(zhǔn)電路的實(shí)驗(yàn)結(jié)果

5、表明，本文方法可以有效減少測(cè)試硬件開銷，提高故障覆蓋率。
　　 作為一種有效的電路自測(cè)試技術(shù)，本文提出的方法不僅適用于組合電路，同時(shí)也能應(yīng)用于時(shí)序電路的自測(cè)試。通過將全掃描設(shè)計(jì)的時(shí)序電路中的掃描觸發(fā)器(Scan Flip-Flop，SFF)改造為帶多路選擇器的SFF(SFF with multiple，SFFM)，使得SFF既可以接收其原來的輸入，也可以接收來自電路內(nèi)部反饋節(jié)點(diǎn)的響應(yīng)值，將SFFM和額外添加的觸發(fā)器構(gòu)造為一個(gè)LF