基于單電子晶體管的邏輯電路設(shè)計(jì).pdf

1、自集成電路問(wèn)世以來(lái)，半導(dǎo)體集成電路集成度不斷提高，使得傳統(tǒng)微電子器件的應(yīng)用和發(fā)展將面臨前所未有的阻礙。在不久的將來(lái)傳統(tǒng)CMOS技術(shù)將到達(dá)其性能的極限，因此尋找一種能夠繼續(xù)縮小并且不受極限效應(yīng)制約的新型器件結(jié)構(gòu)至關(guān)重要。單電子晶體管不僅具有在納米尺度出現(xiàn)的典型的量子效應(yīng)，還具有集成度高、功耗小、器件運(yùn)行速度快等特點(diǎn)，有望成為新型集成化器件結(jié)構(gòu)之一。
　　 當(dāng)前單電子晶體管的研究主要集中在單電子晶體管制備的研究，單電子晶體管的仿真模

2、型研究和基于單電子晶體管的電路設(shè)計(jì)研究。本文在深入分析了單電子晶體管的電學(xué)特性和現(xiàn)有單電子晶體管電路設(shè)計(jì)不足之處的基礎(chǔ)上，首先，通過(guò)對(duì)單柵極SET背景電荷適當(dāng)?shù)脑O(shè)置，使之在特定電壓區(qū)間內(nèi)具有類似PMOS或NMOS的電學(xué)特性；引入傳輸電壓開(kāi)關(guān)理論，指導(dǎo)單柵極SET邏輯電路的開(kāi)關(guān)級(jí)設(shè)計(jì)。其次，本文利用雙柵極SE工具有電壓-電流異或的特性，實(shí)現(xiàn)了以四個(gè)SET組成的電壓-電壓異或電路；同時(shí)引入了Reed-Muller代數(shù)系統(tǒng)(與異或代數(shù)系統(tǒng))，

3、指導(dǎo)SET電路的門級(jí)電路設(shè)計(jì)。最后，利用對(duì)背景電荷的設(shè)置，實(shí)現(xiàn)了耗盡型PSET；并將耗盡型PSET作為上拉電阻，替代了混合MOS/SET結(jié)構(gòu)中的耗盡型NMOS，構(gòu)建了NSET邏輯門；利用NSET邏輯門設(shè)計(jì)了多種觸發(fā)器，同時(shí)分析了各種觸發(fā)器的優(yōu)缺點(diǎn)；并用維持阻塞型D觸發(fā)器進(jìn)行了SET的時(shí)序電路設(shè)計(jì)。
　　 經(jīng)仿真表明文中所設(shè)計(jì)的電路不但具有正確的邏輯功能和良好的輸入輸出電壓兼容性，而且還具有功耗低、延遲小、結(jié)構(gòu)簡(jiǎn)單的特點(diǎn)，這也進(jìn)一