高速低功耗觸發(fā)器的設(shè)計與特性提取.pdf

1、在超大規(guī)模集成電路設(shè)計中選擇合適的觸發(fā)器結(jié)構(gòu)是非常重要的，尤其是在高速、低功耗微處理器的設(shè)計中顯得尤為突出。觸發(fā)器的延時在整個時鐘周期中占據(jù)著重要位置，并且在深亞微米工藝中邏輯長度也更短的情況下，觸發(fā)器的性能對處理器的時鐘頻率有著重要的影響。觸發(fā)器和其他單元共同作用于時鐘的產(chǎn)生和傳播，其功耗占據(jù)全芯片功耗的20％-40%。所以研究高性能低功耗觸發(fā)器對于超大規(guī)模集成電路有著重要的作用。本課題主要針對高性能低功耗觸發(fā)器做了詳細(xì)的研究和仿真，

2、主要研究了以下幾個方面的內(nèi)容。
　　1）高性能低功耗D觸發(fā)器的設(shè)計與仿真
　　本文中設(shè)計的觸發(fā)器有兩種，第一種是自適應(yīng)耦合觸發(fā)器(adaptive-coupling flip-flop,ACFF)，該觸發(fā)器的特點是功耗比較低，相對于傳統(tǒng)主從型觸發(fā)器功耗減少了8.43%，相對于脈沖型觸發(fā)器減少了55.28%；第二種是脈沖型觸發(fā)器(Transmisson Gate Plulsed Latch,TGPL)，其優(yōu)勢是速度快。在后面電

3、路和版圖級的仿真中得出的數(shù)據(jù)可以看到TGPL的性能相對于主從型觸發(fā)器提升45%左右。
　　在后端物理設(shè)計中所查看的時序都是參考各個標(biāo)準(zhǔn)單元以及宏模塊的特性視圖(LIB視圖)，在完成觸發(fā)器的設(shè)計與仿真之后對所設(shè)計的觸發(fā)器進(jìn)行了特性視圖的抽取，并且對不同方法進(jìn)行了實驗和比較。
　　2）D觸發(fā)器測試電路的設(shè)計與仿真
　　為了證明所設(shè)計的D觸發(fā)器能正常工作，并且提取的時序特征是可靠的，在本文中設(shè)計了對觸發(fā)器進(jìn)行實測的測試電路，

4、測試電路主要分為三部分，第一部分是延時（時鐘到輸出的延時）測量模塊；第二部分是功耗測量模塊；第三部分是建立保持時間測量模塊(TDC)。在電路級仿真中，延時測量模塊測量誤差為7%左右(5ps以內(nèi))，建立保持時間測量模塊的精度可以達(dá)到1.25ps，功耗部分的測量也兼顧了不同翻轉(zhuǎn)率的情況，對不同的設(shè)計進(jìn)行了全面的對比。
　　綜上所述，本課題包括高性能低功耗 D觸發(fā)器的設(shè)計、特性提取以及實測模塊，對觸發(fā)器進(jìn)行全面的分析和測量，在獲得時序上