超高速并行光纖通信接收機模擬前端電路研究.pdf

1、隨著半導體工藝(尤其CMOS工藝)特征尺寸的不斷減小，數(shù)字集成電路(IC，IntegratedCircuit)芯片的速度、規(guī)模和復雜度都在高速增長。然而傳統(tǒng)的電互連技術由于本身存在嚴重的介電損耗、趨膚效應以及信道與信道間的互擾問題等缺陷，已逐漸無法適應超高速芯片間通信的要求，成為提高計算機處理器性能的主要瓶頸。另一方面，光互連技術由于具有數(shù)據(jù)容量大、功耗低、延時小、保密度高和成本低等優(yōu)點，被認為是能夠解決大容量高速數(shù)據(jù)傳輸瓶頸最有效的技

2、術。
　　并行光互連系統(tǒng)接收機模擬前端電路是由跨阻放大器(TIA，Trans-impedanceAmplifier)和限幅放大器(LA，LimitingAmplifier)兩部分組成的，其作用是將光檢測器(PD，Photodetector)輸出的微弱電流信號轉換為一定幅度的電壓信號，以滿足后續(xù)時鐘與數(shù)據(jù)恢復電路的靈敏度要求。顯而易見，其性能對整個接收機有著至關重要的影響。此外，由于并行光通信系統(tǒng)這一特殊應用場景的需求，要求模擬前端

3、電路除具有傳統(tǒng)的高靈敏度、高增益、高速率、寬動態(tài)范圍等特性外，還需具有低功耗和低成本(包括面積小和工藝成本低)等特性。因此相比傳統(tǒng)的光纖通信接收機前端電路設計，任何性能優(yōu)化都有嚴格的功耗及成本約束，難度大大增加。論文正是基于此約束，研究低功耗低成本情況下高性能并行光互連系統(tǒng)接收機模擬前端電路的設計和優(yōu)化。主要的研究內容和創(chuàng)新之處如下：
　　(一)采用標準的0.18μmCMOS工藝，設計了一種可用于12×10Gb/s并行光互連接收機

4、的低功耗、低面積前置放大器。此放大器采用新穎的前饋共柵(FCG，F(xiàn)eed-forwardCommonGate)結構，克服了在此速率上大量采用的RGC(RegulatedCascode)結構固有的電壓裕度消耗大的缺點，實現(xiàn)了有限工藝特征頻率(fT)及電源電壓情況下高帶寬、高增益、低噪聲前置放大電路的設計。同時，共軛極點帶寬拓展技術的采用，避免了傳統(tǒng)的電感峰化技術消耗過多芯片面積的問題，從而實現(xiàn)了0.18μmCMOS工藝上質量因數(shù)(FOM，

5、FigureofMerit)國際領先的低功耗、低面積、高增益帶寬積(GBW，Gain-BandwidthProduct)前置放大電路。此電路在1.8-V電源電壓下功耗僅為8mW，核心芯片面積為75μm×80μm，前置放大器跨阻增益、3-dB帶寬及等效輸入噪聲電流密度分別為52dBΩ、8.4GHz及27pA/√Hz。性能指標優(yōu)于此工藝上的其他前置放大器電路設計，已達到國際先進水平。
　　(二)采用標準的0.18μmCMOS工藝，設計

6、了一種可用于12×10Gb/s并行光互連接收機的功率可控的高性能前置放大器。本設計基于上述FCG結構，除了達到低功耗、低成本情況下的高增益帶寬積和低噪聲等優(yōu)越性能以外，進一步挖掘了FCG結構“低電壓裕度消耗”這一優(yōu)勢，加入具有獨創(chuàng)性的基于可變電源電壓原理的功率控制模塊，以減小工藝和溫度偏差對電路性能和功耗的影響，在滿足系統(tǒng)性能要求的前提下，進一步回收無用功耗，從而解決多路并行系統(tǒng)功耗較大及散熱困難的難題。對兩個具有代表性的(分別為較差和

7、較好工藝角和溫度情況下工作的)電路芯片進行測試，在不采用和采用功率控制的情況下，功耗分別為6.26/6.35mW，其中采用功率控制的芯片比沒有進行功率時節(jié)約功耗約52％。前置放大器跨阻增益及3-dB帶寬分別為53.9/52.1dBΩ、6.8/8.1GHz。電路核心芯片面積為80μm×80μm。輸入等效噪聲電流密度28pA/√Hz。同時此方案可作為電源門控電路，在系統(tǒng)休眠時降低不必要的電路功耗，延長系統(tǒng)壽命。
　　(三)采用標準的0

8、.18μmCMOS工藝，設計了一種高性能、低抖動的10Gb/s光接收機無電感限幅放大器。該放大器采用帶有級間反饋的四級級聯(lián)三階響應放大器，指出了傳統(tǒng)的有源級間反饋單元固有的大信號抖動性能差這一現(xiàn)象及其根源，并在此基礎上提出了具有獨創(chuàng)性的級間有源反饋結構，在達到良好的小信號頻率響應平坦度的同時，大大降低了大信號輸入時輸出信號的抖動。電路同時采用了直流偏移消除電路來降低由于失配產(chǎn)生的直流偏移，并采用fT倍增器作為輸出緩沖放大器提高輸出驅動能

9、力。此電路核心芯片面積為100μm×750μm。測試結果顯示，在1.8-V電源電壓下限幅放大器功耗為78mW，電壓增益和3-dB帶寬及分別為47dB和7.15GHz，由于級間增益級對重疊極點的分散效應，電路的增益波動在全頻帶內不超過2dB。輸入電壓靈敏度為2.5mVpp。輸入速率為10Gb/s，幅度為2.5及100mVpp的231-1偽隨機序列時，測得的輸出抖動僅為0.2UI和0.15UI。結果顯示，本設計完全滿足高速并行光互連系統(tǒng)限幅

10、放大器指標要求；與其他設計相比，本設計在很低的功耗和面積消耗下，達到了非常高的增益帶寬積，F(xiàn)OM在現(xiàn)有工藝上有相當?shù)母偁幜?，同時解決了類似結構中大信號抖動較大的問題，因此可認為是目前用于高速并行光互連系統(tǒng)的最佳解決方案之一。
　　(四)采用標準的0.18μmCMOS工藝，設計了一種基于單級直流電流降低原理的可用于12×10Gb/s并行光互連接收機的高性能、低功耗10Gb/s光接收機無電感限幅放大器。電路基于四級級聯(lián)三階響應單元限幅

11、放大結構，通過降低每級差分放大器的晶體管尺寸來降低直流電流，并通過逐級增大驅動能力的辦法彌補電路內部驅動力不足、難以驅動測試儀器內阻這一難題，同時調整了反饋方案，以兼顧增益平坦度、大信號性能及失配程度等多項指標。電路采用共質心版圖技術以進一步提高匹配度。由于沒有采用峰化元件，電路的核心面積僅為250μm×200μm。在1.8V直流電源供電情況下，測試得到限幅放大器芯片核心電路消耗功耗為35mW。電路的電壓增益為40.8dB，高頻3dB帶

12、寬為7.4GHz，由于對反饋級的尖峰控制和不同反饋級的極點分離效應，電路的增益波動在全頻帶內不超過2.2dB，達到了令人滿意的電壓增益、帶寬和平坦度。本設計在很低的功耗和面積消耗下，達到非常高的增益帶寬積，F(xiàn)OM在現(xiàn)有工藝上有相當?shù)母偁幜Α?br>　　(五)采用標準的0.18μmCMOS工藝，設計了一種可用于12×10Gb/s并行光互連接收機的高性能、低功耗、功率可控的10Gb/s光接收機無電感限幅放大器。此電路基于對超高速并行光通信系

13、統(tǒng)這一低成本應用進行較為精確的成本控制這一出發(fā)點，提出了一種新的功率可控的高良率限幅放大器設計。此設計的基本思想是：在不降低最差PVT情況下的直流功耗的前提下(即不降低晶體管尺寸)，對限幅放大器電源電壓進行控制，以回收PVT較好情況時的無用功耗，這樣可以在保證電路性能的同時，提高良率，穩(wěn)定PVT變化情況下電路的各項指標。此電路核心芯片面積為150μm×750μm。對兩個具有代表性的(分別為較差和較好工藝角和溫度情況下工作的)電路芯片進行

14、測試，在不采用和采用功率控制的情況下，功耗分別為71/72mW，其中采用功率控制的芯片比沒有進行功率控制時節(jié)約功耗約64％。限幅放大器電壓增益及3dB帶寬分別為47/50dB和6.8/7.1GHz。同時此方案可作為電源門控電路，在系統(tǒng)休眠時降低不必要的電路功耗，延長系統(tǒng)壽命。
　　(六)采用標準的0.18μmCMOS工藝，設計了一種可用于12×10Gb/s功率可控的并行光互連接收機前端放大電路。該模擬前端通過將上述功率可控的前置放

15、大器與限幅放大器單片集成，并加入具有獨創(chuàng)性的功率控制模塊和電源管理模塊得到。電路通過控制位控制電源管理模塊中的低壓差線性穩(wěn)壓器(LDO，LowDropoutRegulator)，產(chǎn)生可調的電源電壓。電源管理模塊同時提供前端電路差分放大器所需的PTAT偏置電流。該電路具有工作速度高、輸入動態(tài)范圍大、靈敏度高、輸出幅度大、抖動小、功耗小及可控、芯片面積小、成本低等優(yōu)點。同時將12路模擬前端并行形成光接收前端放大器陣列。采用三阱隔離結構減小并

16、行高速高增益前端放大電路通道間的信號串擾以及襯底噪聲耦合。芯片后仿真結果表明：前端放大電路在各PVT情況下跨阻增益均大于84dBΩ；高頻截止頻率在7GHz以上；等效輸入噪聲電流功率譜密度小于37pA/√Hz：輸出眼圖抖動在0.1UI以下；單通道電路寬度小于250μm，單通道核心面積為200μm×800μm。以上指標皆滿足12×10Gb/s超高速并行光通信系統(tǒng)接收機模擬前端的指標要求。此外，由于功率控制功能的存在，PVT情況較好時可適當降