基于NOR LPDDR架構(gòu)針對(duì)用低頻測(cè)試儀測(cè)試高速芯片的DFT設(shè)計(jì)及實(shí)現(xiàn).pdf

1、對(duì)于NOR架構(gòu)的閃存而言,高速低功耗雙倍速內(nèi)存的總線(xiàn)接口協(xié)議成為一種必然的趨勢(shì),它能有效減少系統(tǒng)的成本,提高系統(tǒng)的性能。但這種新的接口協(xié)議對(duì)現(xiàn)在量產(chǎn)NOR快閃芯片時(shí)所采用的測(cè)試儀同頻測(cè)試的后端測(cè)試方式提出了挑戰(zhàn)。
　　 本文介紹了一種低成本的解決方案,在芯片上引入DFT電路以達(dá)到用低頻測(cè)試儀測(cè)試高速芯片的目的。該解決方案基于Intel第一個(gè)65nm低功耗雙倍速NOR閃存產(chǎn)品Pennsburry。在將新的DFT模塊整合入Penns

2、burry的架構(gòu)之后,使得測(cè)試儀采用低速的83MHz的時(shí)鐘信號(hào)就可以對(duì)工作頻率為333MHz雙倍速內(nèi)存進(jìn)行同頻測(cè)試。
　　 在DFT所需新增的電路模塊中,本文重點(diǎn)介紹了兩個(gè)主要電路部分從電路到版圖的設(shè)計(jì):
　　 -可控延遲鏈:精確調(diào)整延遲時(shí)間,控制內(nèi)部高速讀取狀態(tài);
　　 -占空比調(diào)整:將芯片自帶時(shí)鐘生成器產(chǎn)生的內(nèi)部時(shí)鐘信號(hào)的占空比調(diào)節(jié)為50％。
　　 由這兩部分電路組成的測(cè)試芯片被放在8英寸65nm產(chǎn)品