Design of an 8-bit 320-MS-s Cascaded Folding and Interpolating ADC.pdf

1、以超寬帶(ultra-wideband,UWB)技術(shù)為代表的無(wú)線技術(shù)正在顛覆人們傳統(tǒng)的生活觀念。更加便攜,更加穩(wěn)定,更加高速是經(jīng)歷這場(chǎng)技術(shù)變革的人們不斷追求的目標(biāo)。無(wú)線超寬帶系統(tǒng)中用于處理基帶信號(hào)的模數(shù)轉(zhuǎn)換器(arialog-to-digitalconverter,ADC),是超寬帶技術(shù)中最重要的部分之一。高速中等精度的要求使得模數(shù)轉(zhuǎn)換器的類型受到了限制,更重要的是,片上系統(tǒng)(system-on-chip,SoC)嵌入式的開(kāi)發(fā)模式,使得

2、很多消耗很大功耗的模數(shù)轉(zhuǎn)換器不得不望而卻步。目前,國(guó)際上針對(duì)這樣的應(yīng)用背景的研究較少,同時(shí)滿足速度和功耗以及嵌入式設(shè)計(jì)的模數(shù)轉(zhuǎn)換器鳳毛麟角。但是高速模數(shù)轉(zhuǎn)換器在基帶中的運(yùn)用卻是不可取代的。
　　基于這樣的背景,本文設(shè)計(jì)了一個(gè)低電源電壓下的8比特320MS/s折疊內(nèi)插結(jié)構(gòu)的模數(shù)轉(zhuǎn)換器。該ADC在結(jié)構(gòu)上舍棄了常用的單級(jí)折疊和單級(jí)內(nèi)插結(jié)構(gòu),通過(guò)級(jí)聯(lián)的方式來(lái)增加級(jí)聯(lián)增益從而克服失調(diào)。流水線式采樣開(kāi)關(guān)節(jié)省了用于實(shí)現(xiàn)信號(hào)完整建立而增加的額外功

3、耗。失調(diào)平均電阻陣列置于兩級(jí)折疊電路之間也從一定程度上節(jié)省功耗。版圖的上精心的布局減小了連線的寄生,同樣減少了功耗的浪費(fèi)。前端采樣保持電路的優(yōu)化有效緩解了高速采樣下的時(shí)鐘饋通和電荷注入效應(yīng),緩沖級(jí)巧妙地將襯底電容與輸出隔開(kāi),提高了電路的線性度。
　　該模數(shù)轉(zhuǎn)換器利用0.13微米CMOS工藝實(shí)現(xiàn),有效面積僅為0.63mm2,非常適合嵌入式應(yīng)用。本文在1.2V和1.4V電源電壓下分別對(duì)模數(shù)轉(zhuǎn)換器的靜態(tài)和動(dòng)態(tài)性能進(jìn)行了測(cè)試。該轉(zhuǎn)換器在1

4、.4V電源電壓,1MHz輸入信號(hào)情況達(dá)到了43.4dB的信噪失真比(signal-to-noise and distortion ratio,SNDR)和53.3dB的無(wú)雜散動(dòng)態(tài)范圍(spurious-free dynamic range,SFDR),在奈奎斯特頻率輸入情況下信噪失真比和無(wú)雜散動(dòng)態(tài)范圍分別為42.1dB和49.5dB。差分非線性(differential nonlinearity,DNL)和積分非線性(integral