基于多處理器雙總線體系結(jié)構(gòu)的設計與實現(xiàn).pdf

1、隨著互聯(lián)網(wǎng)逐漸深入到各行各業(yè)，網(wǎng)絡安全問題正日益被人們所關(guān)注。敏感數(shù)據(jù)的被盜、隱私數(shù)據(jù)的曝光或者信用卡的信息、登陸賬號和密碼丟失等問題，使計算機網(wǎng)絡安全性亦越來越引起人們的重視。許多專家學者更期望從新的技術(shù)領(lǐng)域來解決網(wǎng)絡安全問題，而不是僅僅局限于已經(jīng)形成的技術(shù)領(lǐng)域。單處理器雙總線安全計算機體系結(jié)構(gòu)(sCPU-dBUS)從改進計算機體系結(jié)構(gòu)的角度，進一步的加強計算機系統(tǒng)的網(wǎng)絡安全性，它的思路是將總線分為本地總線和網(wǎng)絡總線兩種類型，使用兩條

2、總線來取代傳統(tǒng)的單總線結(jié)構(gòu)，采用物理隔絕來保護敏感數(shù)據(jù)。
　　 隨著人們對系統(tǒng)功能要求的逐漸增多，單處理器的性能逐漸不能滿足人們的需求，因此本文在單CPU雙總線安全計算機體系結(jié)構(gòu)(sCPU-dBUS)的基礎(chǔ)上提出了多處理器雙總線安全計算機體系結(jié)構(gòu)，來提高雙總線體系結(jié)構(gòu)計算機系統(tǒng)的性能。針對此安全體系結(jié)構(gòu)在FPGA開發(fā)板-V6上進行了研究、設計與仿真。
　　 本文首先針對該體系結(jié)構(gòu)的整體硬件設計進行了闡述，詳細描述了總線橋

3、接器、多處理器陣列、時鐘、信號設置。同時，為保證增加的CPU陣列能夠得到充分的使用，增強系統(tǒng)的健壯性，提出了一種基于浮動監(jiān)督式的多CPU管理方式技術(shù)方案，該方案可以極大避免系統(tǒng)因單個CPU資源的崩潰而造成的整個系統(tǒng)的崩潰，并對整個體系結(jié)構(gòu)進行了仿真實現(xiàn)。
　　 其次，由于該體系結(jié)構(gòu)是面向嵌入式應用的新型計算機體系結(jié)構(gòu)，與傳統(tǒng)嵌入式體系結(jié)構(gòu)相比較，該安全體系結(jié)構(gòu)大大增強了系統(tǒng)的安全性，同時也擁有單總線嵌入式系統(tǒng)中所沒有的硬件設計-

4、-總線橋接器，它是這種新型計算機體系結(jié)構(gòu)中最重要的部分，傳統(tǒng)的嵌入式操作系統(tǒng)的性能測試中，沒有針對或者考慮到這種新型體系結(jié)構(gòu)中總線橋接器及總線切換機制對系統(tǒng)的影響，也沒有相應的指標來對其衡量，為方便后續(xù)研究改進總線橋接器，本文結(jié)合單總線嵌入式實時操作系統(tǒng)性能指標與該體系結(jié)構(gòu)專有的總線切換機制的特點，設計切換延遲、系統(tǒng)轉(zhuǎn)換以及系統(tǒng)間數(shù)據(jù)交換速率三個指標來對總線橋接器及系統(tǒng)切換機制的性能進行度量。
　　 最后，對該體系結(jié)構(gòu)中總線橋接