基于架構(gòu)和任務(wù)調(diào)度的FPGA低功耗研究.pdf

1、FPGA由于開發(fā)周期短、成本低、靈活性高等優(yōu)點(diǎn),在嵌入式系統(tǒng)中占據(jù)了重要地位。然而,隨著FPGA集成度的提高、芯片特征尺寸的縮小、處理速度的增加,電路產(chǎn)生的功耗越來越大,從而影響系統(tǒng)穩(wěn)定性、可靠性。同時,隨著便攜式手持系統(tǒng)的發(fā)展,對待機(jī)時間的要求越來越高。這就需要低功耗技術(shù)來降低FPGA的功耗,增加系統(tǒng)穩(wěn)定性和可靠性,并延長電池的使用壽命。因此,FPGA低功耗的研究具有重要意義。
　　 FPGA的低功耗研究從設(shè)計角度來看,按等級

2、由高到低可以分為系統(tǒng)級、門級和晶體管級的低功耗研究,等級越高,所能降低的功耗越多。本文主要從系統(tǒng)級對FPGA的架構(gòu)和可重構(gòu)FPGA任務(wù)調(diào)度進(jìn)行低功耗研究。首先從異構(gòu)FPGA架構(gòu)方面,分析功耗影響因素,搭建異構(gòu)FPGA的功耗評估平臺,研究連接復(fù)雜度Fc參數(shù)對異構(gòu)FPGA功耗的影響。其次提出了基于DFG的雙電壓可重構(gòu)FPGA任務(wù)模型與調(diào)度算法,該模型較好的描述了DFG任務(wù)在雙電壓可重構(gòu)FPGA中執(zhí)行的特征;提出的調(diào)度算法使DFG任務(wù)在可重構(gòu)

3、FPGA中有序地執(zhí)行,并且降低任務(wù)執(zhí)行的能耗。最后根據(jù)已有的并行可重構(gòu)FPGA系統(tǒng),提出了并行數(shù)據(jù)在并行可重構(gòu)FPGA系統(tǒng)中執(zhí)行的任務(wù)模型及調(diào)度算法,使系統(tǒng)處理并行任務(wù)時使用的可重構(gòu)FPGA數(shù)量最優(yōu),任務(wù)執(zhí)行時間最短,從而降低系統(tǒng)能耗。
　　 通過Fc參數(shù)對異構(gòu)FPGA功耗影響的研究,發(fā)現(xiàn)當(dāng)Fc參數(shù)取輸入連接復(fù)雜度Fc_input=80％,輸出連接復(fù)雜度Fc_output=70％時,可以使異構(gòu)FPGA在實(shí)現(xiàn)電路功能時功耗最低。提

4、出的基于DFG的雙電壓可重構(gòu)FPGA任務(wù)模型及調(diào)度算法的實(shí)驗數(shù)據(jù)表明,該模型和算法可以有效降低能耗,比單電壓可重構(gòu)FPGA任務(wù)模型平均節(jié)約能耗14.1％,并且任務(wù)集越大節(jié)約能耗越多.雖然雙電壓可重構(gòu)FPGA中DFG任務(wù)集執(zhí)行時間有所增加,但是在任務(wù)集的限制時間內(nèi)是允許的,并不影響任務(wù)集在FPGA中實(shí)現(xiàn)的功能。提出的并行可重構(gòu)FPGA系統(tǒng)中并行數(shù)據(jù)任務(wù)模型及調(diào)度算法的實(shí)驗表明,系統(tǒng)處理任務(wù)時有一個最佳的FPGA處理器數(shù)量,超過這個數(shù)量,任