抗SET觸發(fā)器設(shè)計及故障注入工具開發(fā).pdf

1、單粒子效應(yīng)(Single Event Effect,SEE)是引發(fā)電路系統(tǒng)軟錯誤的一個重要根源，傳統(tǒng)的加固技術(shù)主要集中于單粒子翻轉(zhuǎn)(Single Event Upset,SEU)，而隨著近年來集成電路技術(shù)的不斷發(fā)展，工藝尺寸的不斷下降，電源電壓不斷降低，單粒子瞬態(tài)效應(yīng)(Single Event Transient,SET)越來越成為影響電路系統(tǒng)可靠性的重要因素。因此如何對電路系統(tǒng)進行抗SET加固，成為了值得研究的一個方向。另一方面，在研

2、究抗SEE加固技術(shù)的同時，研究者需要對電路系統(tǒng)的SEE敏感性以及其加固技術(shù)的可靠性進行分析和評價，而故障注入作為一種靈活方便且有效的手段，在該領(lǐng)域也成為越來越重要的一個方向。
　　基于以上原因，本文的內(nèi)容主要包括兩個方面：抗SET觸發(fā)器IDSDFF的設(shè)計和基于仿真的故障注入工具FITBS的開發(fā)。
　　IDSDFF是在傳統(tǒng)的D觸發(fā)器的基礎(chǔ)上，添加內(nèi)部采樣鎖存器結(jié)構(gòu)，使得其在具備抗SET功能的同時，對電路系統(tǒng)的性能影響較小。

3、r>　　本文設(shè)計的FITBS是基于仿真的故障注入工具，在相關(guān)故障注入理論的基礎(chǔ)上，制定其基本架構(gòu)，并且設(shè)計了針對Verilog的詞法分析器，基于Modelsim的仿真器接口，數(shù)據(jù)分析器以及圖形用戶接口，并且對FITBS面臨的相關(guān)問題進行了優(yōu)化設(shè)計。
　　基于本文設(shè)計的FITBS，采用相應(yīng)的電路系統(tǒng)進行了故障注入測試，從而對FITBS進行驗證，包括本文所設(shè)計的抗SET的觸發(fā)器IDSDFF，進行了SET故障注入，證明IDSDFF可以有

4、效地屏蔽SET脈沖。
　　為了更加全面地對FITBS進行測試，需要選擇較為大型的測試電路，本文選擇了微處理器OpenMips作為目標(biāo)電路進行測試，在其體系結(jié)構(gòu)的基礎(chǔ)上，搭建相應(yīng)的測試平臺，包括交叉編譯器的搭建和測試程序的編譯，然后采用FITBS對其中的部分寄存器進行SEU注入，分析了其對SEU的敏感性，結(jié)果表明采用本文設(shè)計的FITBS進行的故障注入測試結(jié)果符合相應(yīng)的理論結(jié)果，證明FITBS可以有效的對Verilog描述的電路系統(tǒng)進