基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著信息數(shù)字化程度的不斷提高，作為信息處理手段的電子線路數(shù)字化趨勢(shì)也越來越明顯。鎖相環(huán)是大部分電子線路的核心功能模塊，其性能對(duì)電子線路產(chǎn)品的整體性能是至關(guān)重要的。傳統(tǒng)的模擬鎖相環(huán)性能良好，但對(duì)電路集成化和數(shù)字化形成了制約，而數(shù)字鎖相環(huán)由于其可通過FPGA等大規(guī)模集成電路實(shí)現(xiàn)，在集成化和數(shù)字化方面有獨(dú)特的優(yōu)勢(shì)，因而對(duì)全數(shù)字鎖相環(huán)的研究是很有意義的。
　　本文在詳細(xì)分析鎖相環(huán)原理的基礎(chǔ)上，給出了全數(shù)字鎖相環(huán)設(shè)計(jì)思路，確定了其主要模塊功

2、能，針對(duì)FPGA的設(shè)計(jì)特點(diǎn)，采用模塊化、層次化的設(shè)計(jì)方法，將鎖相環(huán)環(huán)路分為五個(gè)功能模塊，給出各個(gè)模塊單元電路的設(shè)計(jì)。鎖相環(huán)的主要性能指標(biāo)是鎖定時(shí)間短、同步誤差小，適用頻帶適當(dāng)?；谏鲜隹紤]，提出了一種高精度快速鎖定的全數(shù)字鎖相環(huán)系統(tǒng)，該系統(tǒng)通過對(duì)÷K計(jì)數(shù)器的模數(shù)K進(jìn)行自動(dòng)調(diào)節(jié)，以解決鎖定時(shí)間與同步誤差之間的矛盾?；贛odelSim SE6.5仿真設(shè)計(jì)環(huán)境，采用Verilog HDL語言完成了系統(tǒng)設(shè)計(jì)，并給出了各主要功能模塊的具體設(shè)計(jì)流