兼容標準CMOS工藝存儲器的實現(xiàn)與測試.pdf

1、存儲芯片是IC市場的支柱產(chǎn)品，也是用量最多的VLSI器件。隨著集成電路技術的飛速發(fā)展，EEPROM制造技術也進一步成熟，在集成電路設計中，經(jīng)常會需要一些低成本低密度的非易失性存儲器件，但是工藝的復雜性阻礙了傳統(tǒng)的非易失性存儲器件嵌入到CMOS電路中，這是由于傳統(tǒng)的非易失性存儲器需要多層多晶硅、不同的柵氧化層厚度，從而增加了工藝的復雜性和成本。為解決這問題，本文提出了一種單層多晶硅結構的非易失性存儲器，這與標準CMOS邏輯工藝相兼容，不需

2、要額外的掩膜或工藝步驟。這樣在成本和工藝復雜性等方面使該器件具有很大的優(yōu)勢，而且在一些需要較小容量的非易失性存儲器的嵌入式應用中，將會存在很大的市場價值。
　　 本文首先分析了2管單層多晶結構和3管單層多晶結構的擦寫和讀出原理，并在ISE-TCAD軟件中對3管存儲結構進行了擦寫過程的仿真。在此基礎上提出了3管差分存儲內核結構，并做了詳細分析。為了驗證單層多晶存儲器以及3管差分存儲內核的原理，本文設計2管分壓測試芯片和存儲容量為4