基于IEEE P1500標(biāo)準(zhǔn)的系統(tǒng)芯片測試結(jié)構(gòu)研究.pdf

1、隨著現(xiàn)代半導(dǎo)體工藝的發(fā)展,系統(tǒng)芯片(SOC)設(shè)計(jì)已經(jīng)發(fā)展成為當(dāng)今的一種主流技術(shù)。同時IP核測試復(fù)用以及芯片級測試遇到了新的挑戰(zhàn),SOC測試結(jié)構(gòu)也成為業(yè)界研究的焦點(diǎn)。
　　本文討論并詳細(xì)分析了IEEE P1500測試架構(gòu),就Wrapper結(jié)構(gòu)給出了一種可行的具體實(shí)現(xiàn)方案,并設(shè)計(jì)了一種芯片級測試結(jié)構(gòu),該結(jié)構(gòu)能控制基于總線結(jié)構(gòu)的TAM以及P1500 Wrapper,通過芯片級CTAP控制器,支持串行或并行測試訪問,實(shí)現(xiàn)核內(nèi)測試以及核間互

2、連測試;該結(jié)構(gòu)額外測試管腳少,花費(fèi)面積代價小。針對測試結(jié)構(gòu)規(guī)劃,本文還對Wrapper以及TAM優(yōu)化設(shè)計(jì)方面展開了討論,就Wrapper優(yōu)化設(shè)計(jì)數(shù)學(xué)模型,根據(jù)裝箱(Bin Packing)問題的特點(diǎn),采用基于最佳擬合遞減(BFD:Best Fit Decreasing)啟發(fā)式算法來優(yōu)化Wrapper;對TAM總線指定問題用整數(shù)線性規(guī)劃和基于多處理器規(guī)劃(MPS)兩種優(yōu)化算法進(jìn)行分析與比較。最后用ITC’02 SOC Test Bench