基于IEEE 1500和IP核的SoC測試優(yōu)化技術研究.pdf

1、密級桂林電子科技大學碩士學位論文題目題目:基于IEEE1500和IP核的SoC測試優(yōu)化技術研究（英文）（英文）SoCTestOptimizationTechnologyStudyBasedonIEEE1500StardIPCe研究生學號:112081129研究生姓名:趙麗麗指導教師姓名、職務指導教師姓名、職務:談恩民教授申請學科門類:工學碩士學科、?？?、專業(yè):測試計量技術及儀器提交論文日期:2014年4月論文答辯日期:2014年6月年月

2、日摘要I摘要隨著集成電路制造工藝和設計水平的飛速發(fā)展，片上系統(tǒng)（SystemonChip，SoC）成為當今集成電路設計的一大主流。但是如何對IP核以及整個SoC進行測試卻成了設計的一大“瓶頸”。目前，關于SoC測試方面的研究取得一定的成果。在SoC優(yōu)化測試方面，人們進行相應的探索，由于IP核在芯片中的集成度越來越高，其測試可行性、測試時間和測試功耗，也越發(fā)受到關注，在現(xiàn)有SoC測試優(yōu)化技術和理論研究基礎上，本文針對測試時間問題展開進一步

3、研究。本文在深入研究IEEE1500標準基礎上，研究掃描鏈平衡問題、單核及多核測試時間優(yōu)化問題，進一步優(yōu)化SoC測試時間，并對SoC測試殼單元進行設計，將優(yōu)化結果用于所設計的測試結構中驗證可測性。針對之前研究采用的BFD方法缺陷，本文利用差值二次分配TAD(ADJ)方法平衡掃描鏈，減小單個核的測試時間，獲得更為優(yōu)化的結果；再進行多核測試調(diào)度，并采取對測試總線分組策略；尋求SoC測試時間最優(yōu)解的過程中，在測試范圍里應用NSGAII算法，利

4、用其有效的搜索最優(yōu)解的特點，且解具有分布均勻，收斂性好的優(yōu)勢，進行算法設計。以ITC’02標準測試集中的電路h953，d695，p22810，p93791電路為對象，進行對比驗證，測試結果表明，SoC測試時間得到優(yōu)化，且相應的功耗也有所降低。最后，以一個所設計的電路為例，包括測試殼單元、旁路寄存器及指令寄存器的設計，將對測試總線分組優(yōu)化結果用于測試結構并進行驗證，通過被測電路施加測試矢量，被測電路實現(xiàn)指令下各種工作模式，表明該測試結構及