SiC基VDMOS器件UIS應(yīng)力退化機(jī)理及壽命模型研究.pdf

1、碳化硅(Silicon Carbide，SiC)基縱向雙擴(kuò)散金屬氧化物半導(dǎo)體晶體管(VDMOS)具有高阻斷電壓和工作頻率及低導(dǎo)通電阻和開(kāi)關(guān)損耗等優(yōu)點(diǎn)，已被應(yīng)用于各類功率轉(zhuǎn)換系統(tǒng)。非鉗位感性負(fù)載下的開(kāi)關(guān)過(guò)程(Unclamped Inductive Switching，UIS)是VDMOS在系統(tǒng)應(yīng)用中經(jīng)常承受的極端電應(yīng)力情況，長(zhǎng)期UIS應(yīng)力極易造成器件電學(xué)參數(shù)發(fā)生嚴(yán)重退化，這已成為影響器件使用壽命的重要因素。因此，迫切需要對(duì)SiC基VDMO

2、S器件UIS應(yīng)力下的退化機(jī)理和壽命模型展開(kāi)深入研究。
　　本文基于T-CAD仿真平臺(tái)和I/V測(cè)試系統(tǒng)，并借助電荷泵(Charge Pumping，CP)和電容-電壓特性(C-V)等退化表征方法，首先研究了SiC基VDMOS器件在重復(fù)UIS應(yīng)力下電學(xué)參數(shù)的退化機(jī)理，研究結(jié)果表明，熱空穴注入JFET區(qū)上方的柵氧化層導(dǎo)致應(yīng)力過(guò)程中器件的閡值電壓下降、反向漏電流增加，同時(shí)還造成了導(dǎo)通電阻在應(yīng)力初期降低，但隨著應(yīng)力時(shí)間的增加，在金屬疲勞和外

3、延層堆疊層錯(cuò)的影響下導(dǎo)通電阻最終增加;然后，詳細(xì)分析了不同UIS應(yīng)力條件（包括器件結(jié)溫、UIS峰值電流以及外圍電路參數(shù)等）對(duì)器件電學(xué)參數(shù)退化的影響，進(jìn)而提出了多階柵氧結(jié)構(gòu)、帶P-well結(jié)構(gòu)及帶P-top結(jié)構(gòu)的三種高UIS應(yīng)力可靠性SiC基VDMOS器件;最后，基于上述退化研究結(jié)果，建立了器件閾值電壓和導(dǎo)通電阻在UIS應(yīng)力下的壽命預(yù)測(cè)模型。
　　驗(yàn)證結(jié)果顯示，本文所建立的SiC基VDMOS器件在UIS應(yīng)力下的壽命模型能夠較準(zhǔn)確地預(yù)