基于結(jié)構(gòu)式布局的關(guān)鍵路徑定制的實(shí)現(xiàn)和優(yōu)化.pdf

1、時(shí)序性能是集成電路設(shè)計(jì)的重要指標(biāo)。物理設(shè)計(jì)中常用的時(shí)序優(yōu)化方法，是通過(guò)降低電路中數(shù)據(jù)路徑的延時(shí)來(lái)實(shí)現(xiàn)。伴隨著半導(dǎo)體工藝尺寸的減小，物理設(shè)計(jì)時(shí)實(shí)現(xiàn)時(shí)序收斂所要攻克的難題也在逐漸轉(zhuǎn)移，線長(zhǎng)延時(shí)在路徑延時(shí)中所占的比重越來(lái)越大，路徑的線上延時(shí)越來(lái)越成為不容忽視的因素。因此，降低電路中路徑的線長(zhǎng)逐漸成為時(shí)序收斂的重要手段。
　　 本文設(shè)計(jì)一種基于結(jié)構(gòu)式布局的關(guān)鍵路徑定制優(yōu)化方法，在后端設(shè)計(jì)的布局階段，對(duì)電路中的關(guān)鍵路徑進(jìn)行定制化的布局設(shè)計(jì)

2、，通過(guò)縮短路徑上的線長(zhǎng)來(lái)降低關(guān)鍵路徑延時(shí)。設(shè)計(jì)采用結(jié)構(gòu)式布局的策略，可按既定思路定義模塊內(nèi)部單元門的排列順序、對(duì)齊規(guī)則以建立一個(gè)完整緊湊有序的布局模式，最大程度上的減少單元門之間的互聯(lián)線長(zhǎng)度。文中首先對(duì)設(shè)計(jì)的關(guān)鍵路徑進(jìn)行分類，分為寄存器之間的關(guān)鍵路徑和存儲(chǔ)器相關(guān)的關(guān)鍵路徑;然后依據(jù)分類，對(duì)寄存器之間的關(guān)鍵路徑構(gòu)建行結(jié)構(gòu)組，對(duì)存儲(chǔ)器相關(guān)的關(guān)鍵路徑構(gòu)建列結(jié)構(gòu)組;最后利用有用時(shí)鐘偏差對(duì)設(shè)計(jì)中的時(shí)序進(jìn)行均衡和優(yōu)化。
　　 本文以ARM1