鎖相環(huán)測(cè)試方法與測(cè)試板開發(fā).pdf

1、鎖相環(huán)（PLL）作為時(shí)鐘芯片廣泛應(yīng)用于無線通信、消費(fèi)電子等現(xiàn)代IC產(chǎn)品中，其功能包括相位同步和時(shí)鐘倍頻等。衡量PLL性能優(yōu)劣的關(guān)鍵指標(biāo)之一為抖動(dòng)（在頻域表現(xiàn)為相位噪聲）特性，在PLL芯片測(cè)試中，如何精確衡量PLL的時(shí)鐘抖動(dòng)特性已成為日漸重要的課題。針對(duì)PLL的抖動(dòng)評(píng)估，在設(shè)計(jì)階段的電路模擬遠(yuǎn)遠(yuǎn)不夠，只有對(duì)流片后的成品芯片進(jìn)行功能驗(yàn)證和可靠性測(cè)試，才能最終斷言設(shè)計(jì)是否正確。本文將詳細(xì)闡述PLL芯片的測(cè)試原理與抖動(dòng)因素探究，具體工作如下：<

2、br>　?。?）闡述PLL的工作原理、噪聲分析及電路級(jí)抖動(dòng)模擬。
　?。?）搭建PLL測(cè)試平臺(tái)，分析抖動(dòng)參數(shù)的物理意義，應(yīng)用示波器、相噪儀、測(cè)試板、數(shù)據(jù)分析軟件等設(shè)備對(duì)實(shí)體芯片進(jìn)行各項(xiàng)指標(biāo)測(cè)量，以驗(yàn)證PLL的性能。
　?。?）重點(diǎn)分析引起PLL抖動(dòng)的主要因素，闡述抖動(dòng)的分類機(jī)制、抖動(dòng)分解測(cè)試原理、探頭效應(yīng)等。通過對(duì)照實(shí)驗(yàn)、多次重復(fù)實(shí)驗(yàn)、控制變量法等測(cè)試方法，深入透徹地分析抖動(dòng)來源及形成機(jī)理，并給出了降低外部抖動(dòng)的測(cè)試方案，減

3、小測(cè)試引入的誤差。
　?。?）為了獲得高精度、高穩(wěn)定度的測(cè)試板，以便更加準(zhǔn)確地測(cè)試PLL的抖動(dòng)指標(biāo)，本文還對(duì)PLL測(cè)試板進(jìn)行了優(yōu)化設(shè)計(jì)，從電路設(shè)計(jì)、PCB設(shè)計(jì)及元器件選型等方面，詳細(xì)敘述了測(cè)試板開發(fā)的流程。最后應(yīng)用新設(shè)計(jì)的測(cè)試板進(jìn)行重復(fù)實(shí)驗(yàn)，測(cè)試結(jié)果表明新測(cè)試板_V2.0在穩(wěn)定度方面大幅提升，外部噪聲明顯減小，能更加準(zhǔn)確地衡量PLL的抖動(dòng)指標(biāo)。
　　本文從PLL芯片測(cè)試背景、測(cè)試系統(tǒng)固化、測(cè)試標(biāo)準(zhǔn)統(tǒng)一、測(cè)試方法規(guī)范等角度，全