一種PLB-Wishbone的SoC總線橋接器的設(shè)計與實現(xiàn).pdf

1、隨著集成電路的高速發(fā)展，SoC（System on Chip）技術(shù)已經(jīng)成為當(dāng)今重要的發(fā)展方向。特別是基于各種 IP核，可重用的SoC設(shè)計方法的出現(xiàn)，使得總線接口設(shè)計技術(shù)在高效且具有良好擴展性和兼容性的總線平臺上顯得意義非凡?？偩€及其接口技術(shù)決定了整個 SoC的效率，效率不夠高從根本上會削弱系統(tǒng)的性能，同時復(fù)雜的結(jié)構(gòu)占用了本來大量有限的片上系統(tǒng)資源。所以，總線的選擇對于 SoC來講至關(guān)重要，通過對當(dāng)今流行的CoreConnect總線，AM

2、BA總線，Wishbone總線以及 OCP總線之間的比較，了解所需總線的特征，設(shè)計出適用的橋接器。
　　SoC芯片內(nèi)各個IP模塊通過片內(nèi)高速總線進行互連，目前多種SoC總線協(xié)議的并存，使得IP核之間的復(fù)用變得困難。本文采用Verilog HDL設(shè)計實現(xiàn)一種高效的SoC總線協(xié)議橋接器，通過Wishbone從設(shè)備可與PLB總線有效結(jié)合，從而實現(xiàn)高速PLB總線到可自定義仲裁方式的Wishbone總線之間的協(xié)議標(biāo)準(zhǔn)轉(zhuǎn)換，從而使PLB總線和

3、Wishbone總線IP核的可復(fù)用性得到提高。在本文設(shè)計中，通過對FIFO的讀、寫保持了橋接器數(shù)據(jù)讀寫的一致，同時為實現(xiàn)時序的同步采用了異步電路握手控制方式。
　　盡管Xilinx公司在其EDK設(shè)計工具中對于較為復(fù)雜的PLB總線，利用其向?qū)Чぞ呱梢惶讓ｉT為用戶服務(wù)的接口模塊，但它還存在一定的局限性，比如結(jié)構(gòu)復(fù)雜、效率低下、片上系統(tǒng)資源占用較多等。因此對于研發(fā)自主知識產(chǎn)權(quán)的核心技術(shù)以及應(yīng)用開發(fā)這方面的工作很有必要。本文針對PLB總