基于Wishbone總線的SPI-I2C IP核設(shè)計與實現(xiàn).pdf

1、在SOC設(shè)計越來越復(fù)雜的今天，SOC發(fā)展面臨的兩大挑戰(zhàn)分別是IP互聯(lián)和IP復(fù)用。采用串行總線協(xié)議是解決SOC互聯(lián)問題最常用的方法，目前大量的串行總線協(xié)議被運用在實際的應(yīng)用中。SPI協(xié)議和12C協(xié)議是目前應(yīng)用非常廣泛且結(jié)構(gòu)簡單的串行總線協(xié)議，考慮到SOC集成度越來越高的發(fā)展趨勢，本文設(shè)計了一種集成SPI協(xié)議和12C協(xié)議的IP核。
　　 綜合分析對比了ARM的AMBA總線、Altera的Avalon總線和Silicore的Wishb

2、one總線的技術(shù)特點。Wishbone總線技術(shù)簡單、靈活、功能強大且易于移植；從經(jīng)濟角度考慮又完全開放，有豐富的免費IP核資源，更易于全面推廣，再加上它已被OPENCORE聯(lián)盟采用并極力推廣。綜合考慮以上因素，本文選用Wishbone協(xié)議總線接口作為與SOC連接的接口。
　　 根據(jù)Top_Down設(shè)計思想，設(shè)計基于Wishbone總線的SPI/I2C IP核。首先確定設(shè)計目標(biāo)、定義整體的外圍接口、劃分子模塊、確定各模塊內(nèi)部信號關(guān)

3、系。然后確定詳細(xì)的寄存器設(shè)計和端口連接。最后采用Verilog HDL語言進(jìn)行本IP核的代碼設(shè)計，包括DIV時鐘分頻模塊、Shift模塊、WisNbone Interface接口模塊、SPI Interface接口模塊和12C Interface接口模塊的Verilog代碼設(shè)計。
　　 使用Modelsim、ISE和Synplify Pro軟件對本IP核的Verilog HDL代碼設(shè)計進(jìn)行了仿真驗證和綜合分析，分別對DIV時鐘分