高通量I-O通信協(xié)議棧功能驗(yàn)證的研究及實(shí)現(xiàn).pdf

1、為了解決總線對計算機(jī)系統(tǒng)的發(fā)展所帶來的問題，滿足外部設(shè)備對總線的帶寬要求，Intel提出了第三代總線技術(shù)PCI Express（以下簡稱PCIE）。由于PCIE總線在設(shè)備互聯(lián)數(shù)據(jù)交互方面具有鮮明的技術(shù)優(yōu)勢和廣闊的應(yīng)用前景，對PCIE協(xié)議設(shè)備的研究也因此蓬勃發(fā)展，對PCIE芯片設(shè)備的功能驗(yàn)證工作也成為集成電路功能驗(yàn)證中的重要組成部分。目前，集成電路的功能有兩種驗(yàn)證手段：基于形式計算的形式化驗(yàn)證和基于仿真的模擬形式驗(yàn)證。形式驗(yàn)證雖然較符合驗(yàn)

2、證的目標(biāo)，但是由于自身的固有問題使得該技術(shù)還無法在工業(yè)界獲得青睞。模擬驗(yàn)證雖因其在EDA工具上易于實(shí)現(xiàn)而得到了廣泛的應(yīng)用，但模擬驗(yàn)證無法跟得上IC設(shè)計發(fā)展的步伐。為了減小逐漸拉大的IC芯片的規(guī)模和功能復(fù)雜度與驗(yàn)證技術(shù)發(fā)展的鴻溝，近些年來，各種高級驗(yàn)證技術(shù)以及方法學(xué)應(yīng)運(yùn)而出。
　　本文驗(yàn)證平臺的實(shí)驗(yàn)對象----協(xié)議棧芯片是在PCIE協(xié)議的基礎(chǔ)上進(jìn)行擴(kuò)展和改進(jìn)來完成的：該協(xié)議棧芯片在標(biāo)準(zhǔn)的PCIE總線層次結(jié)構(gòu)的基礎(chǔ)上，增加了網(wǎng)絡(luò)層，并

3、在數(shù)據(jù)鏈路層設(shè)置了多個數(shù)據(jù)子鏈路進(jìn)行鏈路建立，同時對每條子鏈路進(jìn)行協(xié)議精簡與擴(kuò)展。這種設(shè)計使得該款協(xié)議棧芯片本身包含Switch設(shè)備的路由選擇功能，同時也提高了數(shù)據(jù)的傳輸速度。雖然該協(xié)議棧采用自己定制的通信協(xié)議——已經(jīng)不是嚴(yán)格地遵循PCIE協(xié)議規(guī)范，但是協(xié)議棧與外圍設(shè)備的連接仍然是遵循PCIE協(xié)議規(guī)范。因?yàn)樵搮f(xié)議棧屬于企業(yè)與科研單位合作的創(chuàng)新型項(xiàng)目，市場上沒有成熟的驗(yàn)證工具——包括PCIE設(shè)備測試套件可以對此進(jìn)行驗(yàn)證與測試。因此，本文設(shè)

4、計了基于System Verilog的激勵向量組合狀態(tài)圖和覆蓋率驅(qū)動與可變權(quán)重的約束隨機(jī)激勵驗(yàn)證(CRSG，Constrainted Random Stimulus Generation)的驗(yàn)證環(huán)境，在RTL（Resistor Transistor Level，寄存器傳輸級）級對其進(jìn)行全面的功能驗(yàn)證。
　　本文針對System Verilog語言的出現(xiàn)及其方法學(xué)特征進(jìn)行了討論，同時就System Verilog語言在AISC（Ap

5、plication Specific Integrated Circuit，專用集成電路）功能驗(yàn)證平臺搭建過程中可以提高驗(yàn)證效率的各種驗(yàn)證技術(shù)進(jìn)行了介紹，并且對基于System Verilog語言的模擬驗(yàn)證平臺的組織結(jié)構(gòu)進(jìn)行了簡單介紹。對PCIE協(xié)議的存儲器TLP（TransactionLevel Packet，事務(wù)級報文）數(shù)據(jù)報文以及基于 PCIE協(xié)議接口的通信協(xié)議棧設(shè)備的內(nèi)部結(jié)構(gòu)、工作原理進(jìn)行了簡單的分析介紹，同時對數(shù)據(jù)中心網(wǎng)絡(luò)的拓