應(yīng)用于細(xì)胞檢測(cè)的CMOS圖像傳感器ADC的設(shè)計(jì).pdf

1、細(xì)胞檢測(cè)在現(xiàn)代醫(yī)學(xué)研究中占據(jù)重要地位，作為該系統(tǒng)的關(guān)鍵部件，CMOS圖像傳感器（CIS）中ADC的性能直接決定了細(xì)胞檢測(cè)的精度，因此設(shè)計(jì)符合應(yīng)用背景的高性能ADC至關(guān)重要。
　　針對(duì)細(xì)胞檢測(cè)環(huán)境對(duì)電路提出的要求，本文設(shè)計(jì)了一種精度為10bit的低壓低功耗Single_slope型ADC結(jié)構(gòu)，它主要由亞閾值基準(zhǔn)源、開(kāi)關(guān)電容運(yùn)算放大器、分段電流舵型DAC和動(dòng)態(tài)校準(zhǔn)比較器等模塊構(gòu)成。其中，亞閾值基準(zhǔn)中使用單管啟動(dòng)電路、亞閾值MOS管和不

2、受電源電壓波動(dòng)影響的偏置電路以滿足低功耗要求；開(kāi)關(guān)電容運(yùn)放電路中，通過(guò)采用單管開(kāi)關(guān)、失調(diào)補(bǔ)償、特殊的密勒補(bǔ)償結(jié)構(gòu)和低噪聲主運(yùn)放電路降低失調(diào)、減小噪聲；動(dòng)態(tài)校準(zhǔn)比較器中，采用簡(jiǎn)單的兩級(jí)預(yù)放大電路、受時(shí)序控制的動(dòng)態(tài)校準(zhǔn)結(jié)構(gòu)以及可以修整輸出波形并防止誤觸發(fā)的讀出電路提高精度、降低功耗；分段電流舵型DAC中，使用分段型控制碼、合適的開(kāi)關(guān)驅(qū)動(dòng)電路大大降低毛刺、減小噪聲；整體ADC測(cè)試電路中，在不增加系統(tǒng)復(fù)雜度的基礎(chǔ)上調(diào)整時(shí)序，引用新的測(cè)試結(jié)構(gòu)，從

3、而減小采樣時(shí)間、大大提高檢測(cè)效率。
　　本文在了解應(yīng)用需求的基礎(chǔ)上確立設(shè)計(jì)指標(biāo)、確定電路結(jié)構(gòu)，折中優(yōu)化系統(tǒng)的功耗、噪聲、精度、速度等性能，并在UMC11工藝及1.5V的電源電壓下，運(yùn)用Cadence和Matlab工具對(duì)設(shè)計(jì)的電路進(jìn)行前仿真、版圖繪制及后仿真測(cè)試。仿真結(jié)果表明，在20MHz的時(shí)鐘頻率下，ADC系統(tǒng)的SNDR為59.7dB，SFDR為68.2dB，ENOB為9.625bit，DNL≤±0.5483LSB，INL≤±0.